Оперативное запоминающее устройство

 

Изобретение относится к вычислительной технике, в частности к интегральным полупроводниковым запоминающим устройствам. Цель изобретения - повьшение надежности устройстаа.Поставленная цель достигается тем, что устройство содержит второй элемент ИЛИ 18 с соответствующими связями. В

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН

„„SU„„1425782

А1

1511 4 G 11 С 1/40

ОПИСАНИЕ ИЗОБРЕТЕЧИЯ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4177978/24-24 (22) 06.01.87 (46) 23.09.88. Бюл. 1 35 (72) Н,Н,Брагин, P.А,Лашевский и З.Б,Шейдин (53) 681.327 ° 6 (088.8) (56) IEEE. Journal of Solid State

Circuits, 1979, У 5, р. 602- 609.

Авторское свидетельство СССР

У 1295446, кл. G 11 С 11/40, 1987, (54) ОПЕРАТИВНОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО (57) Изобретение относится к вычислительной технике, в частности к интегральным полупроводниковым запоминающим устройствам. Цель изобретения— повышение надежности устройства.Поставленная цель достигается тем, что устройство содержит второй элемент

ИЛИ 18 с соответствующими связями. В

1425782

Изобретение относится к вычислительной технике, в частности к интег .ральным полупроводниковым запоминающим устройствам (ЗУ).

11ель изобретения — повышение надежности устройства.

На чертеже представлена структурная схема оперативного ЗУ.

Оперативное ЗУ содержит накопи, тель 1, элементы 2 памяти информаци- 10 онных разрядов, элементы 3 памяти контрольного разряда, блоки 4 записи информационных разрядов, блок 5 записи контрольного разряда, первый элемент ИЛИ 6, усилители 7 считывания 15

; информационных разрядов, усилитель 8

,считывания контрольного разряда, эле,,менты ИСКЛЮЧАЮЩЕЕ ИЛИ 9 первой груп, пы, элемент 10 сравнения, первый эле« мент И 11, первый 12 и второй 13 эле- 20

,менты задержки, группы элементов И 14, блок 15 считывания контрольного раз, ряда, элементы ИСКЛЮЧАЮЩЕЕ ИЛИ 16 второй группы, блоки 17 считывания . информационных разрядов, второй элемент KIH 18, второй элемент И 19, адресные входы 20 устройства, информационные входы 21 устройства, информационные выходы 22 устройства, вход 23 разрешения записи устройства, вход 30

24 разрешения считывания устройства, выход 25 окончания записи устройства.

Устройство работает следующим образом.

В режиме записи информация с вхо- 35 дов 21 устройства через элементы

ИСКЛЮЧАЮЩЕЕ ИЛИ 9 в прямом коде поступает на информационные входы блоков 4 записи информационных разрядов, с выходов которых она поступает на инфор- 40 мационные входы-выходы элементов 2 памяти информационных разрядов накопителя 1;.В соответствии с кодом адреса, установленным на адресных вхо2 дах 20 устройства, возбуждается одна из адресных шин в накопителе 1, делая возможным запись информации, установленной на входах 21, в соответствующие элементы 2 памяти информационных разрядов накопителя I. Одновременно с записью информации в информацион ные разряды в элемент 3 памяти контрольного разряда накопителя I подключенный к возбужденной,в соответствии е кодом адреса на входах 20 адресной шине, записывается логический

"0", так как сигнал разрешения повторной записи на выходе первого. элемента И 11 отсутствует. Для обнаружения возможной ошибки из-за неисправности элемента 2 памяти информационного разряда после записи информации по сигналу с выхода первого элемента 12 задержки, поступающему через второй элемент ИЛИ 18 на вход управления блока 15 считывания контрольного разряда и вторые входы элементов И 14 группы, происходит контрольное считывание по этому же адресу.

Считанная информация через элементы И 14 группы поступает на вторые входы соответствующих элементов

ИСКЛЮЧАЮЩЕЕ ИЛИ 16 второй группы, На первые входы элементов ИСКЛЮЧАЮЩЕЕ.

ИЛИ 16 второй группы с входа-выхода элемента 3 памяти контрольного разряда накопителя 1 через усилитель 8 считывания контрольного разряда в блок 15 считывания контрольного разряда поступает сигнал логического

"0". Логические сигналы, установленные на информационных входах элемен.тов ИСКЛЮЧАЮЩЕЕ ИЛИ 16 второй группы, без инвертирования поступают на входы второй группы элемента 10 сравнения, в котором сравниваются с имеющейся на информационных входах 21 случае неисправности элемента памяти

3 контрольного разряда по сигналу с элемента ИЛИ 18 производится повторная запись информации в инверсном ви" де в элементы памяти 2 информационных разрядов. При считывании эта информация вновь инвертируется, что позволяет устройству нормально работать при неисправности элемента памяти 3 контрольного разряда. l з.п. ф-лы; 1 ил. ние в последних содержимого всего замяти контрольного разряда записываетчерез блок 5 записи контрольного разряда. Сигнал, синхронизирующий работу блоков 4 записи информационных разря1

В режиме считывания, как и в режителя 1 через блок 15 считывания контрольного разряда поступает сигнал, который при наличии в слове дефектно3 142 устройства записываемой в соответствующие элементы 2 памяти информационных разрядов информацией. В случае обнаружения ошибки на выходе элемента 10 сравнения формируется сигнал ошибки записи, который поступает через первый элемент И 12 на вторые входы элементов ИСКЛ ОЧАЮЩЕЕ ИЛИ 9 первой группы, разрешая инвертироваписываемого слова и перезапись его в таком виде по данному адресу. При этом в соответствующий элемент 3 пася сигнал логической "1", поступающий с выхода первого элемента 11 и дов и блока 5 записи контрольного разряда, формируется на выходе первого элемента ИЛИ 6, на первый и второй входы которого подаются сигналы разрешения записи с входа 23 устройства и разрешения повторной записи с выхода второго элемента 23 задержки через первый элемент И 11, ме записи, в соответствии с кодом адреса, установленным на адресных входах 20 устройства, возбуждается одна из адресных шин накопителя I делая возможным считывание информации из соответствующих элементов памяти. Считываемая из элементов 2 памяти информационных разрядов информация через соответствующие элементы И 14 группы поступает на вторые входы соответствующих элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 16 второй группы. На первые входы последних из элемента

3 памяти контрольного разряда накопиго элемента инвертирует в элементах

16 считываемую информацию, Таким образом, исправляется сигнал, считанный из дефектного элемента 2 памяти информационного разряда, поскольку он не инвертируется при повторной записи из-за неисправности элемента

2 памяти информационного разряда (информация в дефектном элементе неиз- ., менна), а инвертирование при считывании исправляет сигнал дефектной позиции. Информация из исправных элементов 2 памяти информационных раз-

5782

4 рядов остается неизменной, так как инвертируется дважды — гри повторной записи и при считывании." С выходов элементов 16 считываемая информация поступает на первые входы блоков 17 считывания информационных разрядов и далее — на информационные выходы

22 устройства. Управление в режиме

10 1считывания производится сигналом, подаваемым с входа 24 разрешения считывания устройства на вторые входы блоков 17 считывания информационных разрядов, а также через второй эле15 мент ИЛИ 18 — на вход управления блока 15 считывания контрольного разряда и на вторые входы группы элементов И 14.

Пусть в результате отказа элемен20 та 3 памяти контрольного разряда в ней всегда хранится логический "0".

В этом случае режим записи информации не отличается от описанного.При считывании, если элементы 2 памяти

25 информационных разрядов исправны,отказ ячейки памяти контрольного разряда не приводит к искажению записанной информации. Если в результате отказа элемента 3 памяти контрольного

30 разряда в ней всегда хранится логическая "1", то в .режиме записи при промежуточном считывании информации из элементов 2 памяти информационных разрядов с целью обнаружения

З ошибки записи считываемая информация .инвертируется в элементах ИСКЛЮЧАЮ;ЩЕЕ ИЛИ 16 второй группы, В элементе 10 сравнения вырабатывается сигнал ( ошибки и записываемая информация ин40 вертируется в элементах ИСКЛЮЧАЮЩЕЕ . ИЛИ 9 первой группы, а в элемент 3 памяти контрольного разряда записывается сигнал ошибки (логическая "1"), При считывании по сигналу разрешения

45 считывания информация из элементов

2 памяти информационных разрядов ин-, вертируется второй раз в элементах

ИСКЛЮЧАЮЩЕЕ ИЛИ 16 второй группы и исправленной поступает иа информацищ оиные выходы 22 устройства. Таким образом, отказ элементов 3 памяти контрольного разряда не приводит к выходу из строя всет"о ЗУ. Результатом оказывается повышение надежнос55 тк ЗУ, Кроме того, в режиме записи появляется возможность индицкрования окончания записи информации в элементы 2 памяти информационных разрядов

5 l4 накопителя 1. Это достигается благодаря выведению с выхода второго эле-мента И 19, соединенного с выходом

25 окончания записи устройства, результата сравнения сигналов, поступающих с выходов второго элемента

13 задержки и элемента 10 сравнения на соответствующие входы второго элемента И 19. Индицирование окончания записи информации позволяет использовать ЗУ для работы в асинхронном режиме, что существенно повышает скорость обработки информации системы, в состав которой входит предлагаемое устройство.

25782

Оперативное запоминающее устройство, содержащее накопитель, адресные шины которого являются адресными входами устройства блоки запи-!

У си информационных и контрольного разрядов, выходы которых соединены с соответствующими входамн-выходами накодителя, усилители считывания информаЦионных и контрольного разрядов, входы которых соединены с выходами блоков записи информационных и контрольного разрядов соответственно, группу э ементов И, первые входы которых с единены с выходами соответствующих усилителей считывания информационных ! разрядов, блок считывания контрольного разряда, информационный вход котоpbro соединен с выходом усилителя считывания контрольного разряда, перв ю группу элементов ИСКЛНЗЧА10ЩЕЕ ИЛИ, первые входы которых являются информационными входами устройства, а выходи соединены с информационными входами соответствующих блоков записи информационных разрядов„ первый элемент ИЛИ, выход которого соединен с входами разрешения повторной записи блоков записи информационных и контрольного разрядов, а первый вход является входом разрешения записи yñòройства, два элемента задержки, вход первого из которых соединен с первым входом первого элемента ИЛИ, а выход

Формула изобретения

4G

50 соединен с входом второго элемента задержки, первый элемент И, выход которого соединен с информационным входом блока записи контрольного разряда и с вторыми входами элементов

ИСКЛ1ОЧАЮЯ1ЕЕ ИЛИ первой группы, элемент сравнения, входы первой группы которого соединены с первыми входами соответствующих элементов ИСК. ПОЧАН)ЩЕЕ ИЛИ первой группы, выход элемента сравнения соединен с первым входом первого элемента И, блоки считывания информации, выходы которых являются информационными выходами уст" ройства, вторую группу элементов

ИСКЛ%ЧАЮЩЕЕ ИЛИ, первые входы которых соединены с выходом блока считывания контрольного разряда, а выходы соединены с соответствующими входами второй группы элемента сравнения и с информационными входами соответствующих блоков считывания информации, тактовые входы которых объединены и являются входом разрешения считыва-. ния устройства, о т л и ч а ю щ е е— с я тем, что, с целью повышения надежности, устройство содержит вто« рой элемент ИЛИ, первый вход которого соединен с тактовыми входами блоков считывания информации, второй вход — с выходом первого элемента задержки, а выход — с тактовым вхо-. дом блока считывания контрольного разряда и с вторыми входами элементов И группы, выходы которых соединены с вторыми входами соответствующих элементов ИСКЛЮЧАЮЧЕЕ ИЛИ второй группы, выход второго элемента задержки соединен с вторым входом первого элемента И, выход которого соединен с вторым входом первого элемента ИЛИ.

2. Устройство по п.1, о т л и— ч а ю щ е е с я тем, что, с целью повышения быстродействия устройства, оно содержит второй элемент И,выход которого является выходом окончания записи устройства, а первый и второй входы соединены соответственно с первым и вторым входами первого элемента И.

ВНИНПИ Закаа 4779 52 ТаРаа «90 .Подписное

Произв.-полигр. пр-тие, г. Ужгород, ул. Проектная, 4