Устройство для декодирования кодов, представленных в системе остаточных классов

 

Изобретение относится к йвтоматике и вычислительной технике и может использоваться в аппаратуре передачи данных, функционирующей с кодами системы остаточных классов. Цель изобретения -. сокращение объема оборудования . Поставленная цель достигается тем, что устройство для декодирования кодов, представленных в системе остаточных классов, содержащее блок 15 памяти, сумматор 32, счетчик 8, ум- .ножители 23, 24 и регистры 7, 19, содержит элементы 1, 13, 21, 22, 26, 28, 30 задержки, элементы И 2,9, счетчики 10,11 триггеры 3,25, дешифраторы 14,16, группы регистров.17,18, регистр 27, блок 20 вычисления коэффициента и элемент ИЛИ 29 с соответствующими связями. 1 з.п. ф-лы, 2 ил, §

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИН (я) 4 Н ОЗ М 7/18

ОПИСАНИЕ ИЗОБРЕТЕНИЯ /" н авторском свидктяльствм г--.

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО.ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 4168730/24-24 . (22) 25. 12.86 (46) 07.10.88. Бюл. Ф 37 (72) В.И.Долгов, А.В.Брезгунов, В.А.Скрынник и Г.З.Халимов (53) 681.33(088.8) (56) Авторское свидетельство CCCP

У 1267625, кл. Н 03 M 7/18, 1985.

Авторское свидетельство СССР

В 1388996, кл. Н 03 M 7/18, 1986, (54) УСТРОЙСТВО ДЛЯ ДЕКОДИРОВАНИЯ КОДОВ> ПРЕДСТАВЛЕННЫХ В СИСТЕМЕ ОСТАТОЧ НЫХ КЛАССОВ ,(57) Изобретение относится к автомати ке и вычислительной технике и может использоваться в аппаратуре передачи

„„Я0„„1429323 А 1 данных, функционирующей с кодами системы остаточных классов. Цель иэобре" тения †. сокращение объема оборудования, Поставленная цель достигается тем, что устройство для декодирования кодов, представленных в системе остаточных классов, содержащее блок 15 памяти, сумматор 32, счетчик 8, умножители 23, 24 и регистры 7, 19, содержит элементы i, 13, 21, 22, 26, 28, 30 задержки, элементы И 2,9, счет; чики 10, 11 триггеры 3,25, дешифраторы 14,16, группы регистров.17 18, регистр 27, блок 20 вычисления коэффициента и элемент ИЛИ 29 с соответста вующими связями, 1 з.п. ф-лы, 2 ил.

1429323

/Ы; -a,! m +L;m ! «(«1 -1-5.

Ь; -a< I m, +Ь; ш, В

2 а, I

35 а, 1

m i -1

Если исключить любые.N-К вычетов, 45 то коэффицненты а, соответствующие

Э этим вычетам, не вычисляются, а также модули m °, соответствующие им в

9 вычислениях, участий не принимают.

Такой принцип последовательного декодирования позволяет осуществлять декодирование в темпе поступления вычетов y(; .

Изобретение относится к автоматике и вычислительной технике и может использоваться в аппаратуре передачи данных, функционирующей с кодами системы остаточных классов (СОК).

Целью изобретения является сокращение объема оборудования.

На фиг, 1 представлена схема устройства для декодирования кодов, представленных в СОК; на фиг, 2— схема блока вычисления коэффициента.

Устройство (фиг. 1) содержит эле:мент 1 задержки, элемент И 2, триггер

:3, информационный вход 4 устройства, : установочный 5 и тактовый 6 входы устройства, регистр ?, счетчик 8, . элемент И 9, счетчики 10 и 11, вход

12 запуска устройства, элемент 13 за.держки, дешифратор 14, блок 15 памяти, дешифратор 16, группы регистров

: 17 и 18, регистр 19, блок 20 вычисления коэффициента, элементы 21 и 22 задержки, умножители 23 и 24, триггер

25, элемент 26 задержки, регистр 27 элемент 28 задержки, элемент ИЛИ 29, : элемент 30 задержки, выход 31 окончания работы устройства, сумматор 32, выход 33 результата устройства, инФормационный выход 34 блока 20 вычисления коэффициента, элементы 35 и 36 задержки.

Блок 20 вычисления коэффициента (фиг . 2) содержит мультиплексор

37 и 38, выход 39 окончания вычисления блока 20, элементы НЕ 40-48, триггеры 49-52, элементы 53-63 задержки, элементы ИЛИ 64-72, счетчики

73-75, сумматоры-вычитатели 76-78, схемы 79 и 80 сравнения, элементы И

81-97, регистры 98 и 99.

Сумматоры 32, 76-78 могут быть выполнены на микросхеме KP 1802ИМ1.

Сумматор имеет четыре информационных входа, четыре входа направления приема числа с соответствующего информационного входа, четыре управляющих входа операции над числами (спожение или вычитание), вход разрешения приема информации, вход разрешения вы° дачи результата, информационный вы" .ход, выход равенства результата нулю, выход знака результата. Причем каждому информационному входу соответствует свой вход направления приема и свой управляющий вход операции.

Если на вход направления приема подана логическая "1", то информация с определенного входа при приходе импульса по входу разрешения приема записывается в сумматор. Если на уп-. равляющий вход операции подается логическая "1", то соответствующее число записывается в сумматор со знаком "+", а если - логический "0", то со знаком "-".

В устройстве (фиг. 1) применен принцип декодирования, который основывается на последовательном позиционном преобразовании числа А по формуле

15 А af+aim1+ "+анm!,"m„., Ф где m, (i=1 N) — модули системы; а, о(,; а. - коэффициенты, вычис20 ляемые следующим образом: (о ; - вычет по модулю m;) 4С -а /ш +Lm<

25 а, » .1. 2

2 У

1 где L 0,1,.2,... подбирается с меньшим значением и таким, чтобы a имело целое значе30 ние.

Коэффициент а, вычисляется следующим образом (i 3,4...): ц„,l . ц...1! М., " -a>,I m, +L ш„

Блок 20 вычисляет коэффициент а; и работает следующим образом.

Элемент 53 задержки задерживает входной импульс на время срабатыва- ния триггера 49. Элементы 54 и 55 sa1429323

3 держки задерживают входной импульс .на время срабатывания сумматора 76.

Элемент 56 задержки задерживает входной импульс на время, равное суммарному времени срабатывания счетчика

73 и схемы 79 сравнения. Элемент 57 задержки задерживаег входной импульс на время переключения триггера 50.

Элементы 58 и 59 задержки задерживают 1р входной импульс на время срабатывания сумматора 77. Элемент 60 задержки задерживает входной импульс на время переключения триггера 51. Элементы 61 и 62 задержки задерживают входной им- 15 пульс на время срабатывания сумматора 78. Элемент 63 задержки задерживает входной импульс на время переключения триггера 52. Импульс с входа запуска .в начальный момент работы уста- 2О навливает счетчики 73 и 74 и регистр

99 в нулевое состояние. При поступлении на вход первого импульса управления на выходе счетчика 74 появляется код числа единица, триггер 49 уста-25 навливается в нулевое состояние, что разрешает прием информации в сумматор

76 с первого информационного входа и запрещает прием информации, поступающей на его третий информационный 3р вход. Время задержки импульса управления, поступающего на элемент 53 задержки, не менее времени срабатывания триггера 49. С выхода элемента 53 задержанный импульс поступает на вход элемента ИЛИ 64 и, пройдя через него, на вход элемента 54 задержки и вход разрешения приема сумматора 76, записывая информацию и сумматор 76 с его первого и второго информационных 40 входов. Импульс с выхода элемента 54 задержки поступает ка вход элемента

55 задержки и вход разрешения выдачи результата сумматора 76, таким образом, в момент окончания импульса на 45 выходе элемента 55 задержки на информационном выходе сумматора 76 устанавливается значение числа, равное разности числа, поступившего с входа М;, и числа, поступившего через мульти - 50 плексор 37 с входа а,, т.е. М -а,.

На выходах знака результата и равенства результата нулю устанавливаются соответствующие логические потенциалы.

С выхода элемента 55 задержки импульс поступает на входы элементов

И 81 и 84.

Если значение числа о -а, равно нулю, то на выходе равенства результата нулю сумматора 76 устанавливается единичный сигнал, разрешая прохождение импульса через элемент И 81.

С выхода последнего импульс поступает на второй вход элемента ИЛИ 72 и третий вход элемента ИЛИ 71. Выходной импульс элемента ИЛИ 72 устанав". ливает в нулевое состояние регистр

99, выход которого является выходом блока 20. С выхода элемента ИЛИ 71 импульс поступает на счетный вход счетчика 73, устанавливая на его выходе код числа единица, а также поступает на вход элемента 56 задерж-. ки, с временем задержки не менее суммарного времени срабатывания счетчика 73, схемы 79 сравнения и элемента НЕ 42.

Таким образом, на выходах счетчиков 73 и 74 появляется код числа единица, Сформированный схемой сравнения единичный сигнал поступает на вход элемента HE 42 и элемента И 86, разрешая прохождение импульса с выхода элемента 56 задержки через элемент И 86 и элемент ИЛИ 65 на вход обнуления счетчика 73 и выход блока

20, что является признаком окончания вычисления коэффициента а .

Таким образом, если разность е -, -а, равна нулю, то и коэффициент а О.

Рассмотрим работу блока 20, в слу- .. чае, когда сс -а, ф О.

На выходе равенства результата нулю сумматора 76 устанавливается нулевой сигнал и соответственно единичный сигнал на выходе элемента НЕ 41, который поступает на входы элементов .

И 82-84. Таким образом, импульс с выхода элемента 55 задержки через элемент И 81 не проходит, а поступает через элемент И 84 на вход элемента 57 задержки и установочный вход триггера 50 и устанавливает его в нулевое состояние. Нулевой сигнал с выхода триггера 50 поступает на второй и третий входы направления приема сумматора 77, а единичный сигнал пос тупает на первый вход направления приема сумматора 77. Импульс с выхода элемента 57 задержки проходит, через элемент ИЛИ 66, поступает на вход элемента 58 задержки и вход разрешения приема сумматора 77. Информация, поступившая на первый информационный вход сумматора 77 с информационного вы"

1429323

/(- а / Ilm2 + m2

/< -а, j — аппп, (О. хода сумматора 76, записывается в сумматор 77 и через период времени, равный времени задержки элемента 58 задержки, появляется на информационном выходе сумматора 77. С выхода элемента 58 задержки импульс поступает на вход разрешениявьщачи результата сумматора 77 и установочный вход триггера 60, На прямом выходе триггера

50 устанавливается единичный сигнал, а на инверсном выходе - нулевой сиг нал..В результате сумматор подготовлен для вычитания числа m; поступивhiего на информационный вход сумматора 77 с третьего информационного входа блока 20 из числа, поступившеIro на второй информационный вход с выхода сумматора 77. Разность g, -а

Может быть положительной, отрицатель- 20 ной или равной нулю. Если о, -а, > О, 1о на выходе .знака результата сумматора 76 устанавливается единичный сигнал, который появляется на выходе элемента И 82. Так как на выходе эле- 25 мента HE 40 нулевой сигнал, то нулевой сигнал находится и на выходе элемента

И 83.

Если М -а, а О, то единичный сигнал появляется на выходе элемента 30

И 83, а нулевой сигнал - на выходе элемента И 82.

Для вычисления коэффициентов а; необходимо осуществлять вычисление по модулю m;. В этом процессе участвуют 35 элементы HE 43-46, триггер 50, элементы 57"59 задержки, элементы ИЛИ

66 и 68, сумматор 77, схема 80 сравнения, элементы И 87-9 1, 93 и 94 и регистр 98.

Если р -а, О, то вычисление (К -а,)modm производится путем вычитания m< из о — а, до тех пор, пока полученный результат будет положительным, Но меньшим m т, е. выполня- 45 ется условие

О < (4-а,) — >m ш

Ясли (М -а,) — пш = т, то а =0..50

При результате M - à, z О вычис.ляется значение /М -а, /, из которого производится вычитание m до тех пор, пока не будут выполняться следующие условия

Если /о,-а, / — пш, а

Рассмотрим работу блока для следующих случаев:

1. о, -а,>0

В этом, случае единичный сигнал с выхода элемента И 82 поступает на вторые входы элементов И 88 и 89.

Значение /gz - .a, /поступает на сумматор 77 и с его информационного выхода подается на вход схемь. 80 сравнения, на другой вход которой посту-;

IIR8T значение Mog+JIH m < c BxopR блока 20. На первом выходе схемы 80 сравнения появляется единичный сигнал, если /< -à, l ш, на ее втором выходе — если /М - à, i = mq, и на

Гтретьем выходе схемы 80 сравнения единичный сигнал появляется в случае, если

/oC i - à,./ а m

Пусть /М вЂ” a, / ) а, тогда на первый вход элемента И 88 поступает единичный сигнал. Импульс с выхода элемента 59 задержки через элементы

И 88 и ИЛИ 66 поступает на вход элемента 58 задержки и выход разрешения приема сумматора 77, в котором осуществляется операция /М вЂ” а, / — ш

Выходной импульс элемента 58 задержки .обеспечивает вывод результата вычитания на информационный выход сумматора 77. Этот же импульс поступает на установочный вход триггера 50, подтверждая факт работы сумматора 77 в режиме вычитания.

Если результат вычитания получается больше значения m òî операция вычитания повторяется, т.е. импульс с выхода элемента 59 задержки вновь поступает на вход разрешения приема сумматора 77. Этот процесс продолжа-. ется до тех пор, пока не выполнится условие

Пусть /с — а, / — nm m тогда единичный сигнал с второго выхода схемы 80 сравнения поступает на первый вход элемента И 91. Импульс с выхода элемента 59 задержки поступает на второй вход элемента И 91 и с его выхода подается на первый вход элемента ИЛИ 72 и второй вход элемента ИЛИ 71. Импульс с выхода элемента

ИЛИ 72 производит установку регистра

99 в нулевое состояние, а импульс с выхода элемента ИЛИ 71 поступает на

1429323 о — а с О;

/<2- а, / — пш2 с О;

//+g а / пш2 /(ш2 °

Дешифрация выполнения этих условий осуществляется элементом И 90. При

oh — а, с О на третий вход элемента

И 90 подается единичный сигнал. При

/Ы, — а,/ - nm с О нулевые сигналы . устанавливаются на выходах знака результата и равенства результата нулю сумматора 77. Через элементы НЕ 43 и

44 эти сигналы поступают на входы элемента И 87, и в случае выполнения условия /o(2 — а, / — nm С О на выходе элемента И 87 появляется единичный сигнал, поступающий на первый вход элемента И 90.

Если выполняется условие К -а,)-nm2 (

79 сравнения появляется единичный сигнал и выходным импульсом элемента И 86 счетчик 73 обнуляется. На выходе блока 20 появляется импульс, свидетельствующий об окончании вычисления коэффициента а причем a 10

= 0 ° Работа этой части блока 20 уже указана.

Пусть /М 2 а, / — пш 2 с m, тогда единичный сигнал с третьего выхода схемы 80 сравнения поступает на первый вход элемента И 89, на третий вход ко" торого поступает импульс с выхода элемента 59 задержки. Этот импульс проходит через элемент И 89 и через элемент ИЛИ 68 поступает на вход раэ-20 решения записи регистра 98, в который записывается число, поступившее на его информационный вход с информационного выхода сумматора 77.

Импульс с выхода элемента ИЛИ 68 25 является признаком того, что вычисление значения /К2- а, / по модулю

m; закончено и результат записан в регистр 98.

2.

В этом случае единичный сигнал с выхода элемента И 83 подается на входы элементов И 90 и 94.

Вычисление значения 0Cq - а, по модулю m заканчивается при выполнении трех условий

В итоге единичный сигнал с выхода элемента И 90 поступает на первый вход элемента И 93, на второй вход которого поступает импульс с выхода элемента 59 задержки, который проходит через элемент И 93, подается на второй вход элемента ИЛИ 68 и, пройдя через него, обеспечивает запись информации с выхода сумматора 77 в регистр 98. Этот импульс является признаком окончания вычисления значения oL2 - а, по модулю ш .

При невыполнении хотя бы одного из указанных трех условий (1), нулевой сигнал с выхода элемента И -90 проходит через элемент НЕ 45 и на первый вход элемента И 94 подается единичный сигнал. На второй вход элемента

И 94 поступает импульс с выхода элемента 59 задержки, а на его третий вход — единичный сигнал в случае, если (о — а,) с О, на четвертом входе — единичный сигнал, когда / (K -Ф,/2/ 1 ш2

При. выполнении всех этих условий импульс с, выхода элемента 29 задерж,.ки проходит через элемент И 94 и поступает на вход элемента ИЛИ 66 и сумматор 77 вновь продолжает вычис.ление, Так продолжается до тех пор, пока не выполняется условие (!).

Если // 0 2 a, / - nm /еш 2 то на втором выходе схемы 80 сравнения устанавливается единичный сигнал, и импульс с выхода элемента 59 задержки проходит через элемент H 91 и поступает на входы элементов ИЛИ 71 и

72. В этом случае ад = О. Работа этой части блока 20 рассмотрена. Таким образом вычисление / ъ- а, / m< закончено. !

Имея sHà÷åíèå /К2 — à, /ш, производится вычисление коэффициента а по формуле (<2 а, (ш,+Иш2

2 где N = 0,1,2,...

Непосредственное деление и вычитание заменяется операциями сложения и вычитания. Реализуется следующий алгоритм.

1. Из значения /о 2 — а, / m вычитается т, столько pas, пока разность не станет отрицательной.

1429323

2. К последующей разности добавляется m столько раз, пока сумма не станет положительной.

3. Затем над полученной положительной суммой производятся операции (пп. 1 и 2), т.е, производится вычитание m,, суммирование с m . Это продолжается до тех пор, пока результат вычитания или суммирования не 10 станет равным нулю.

4. Осуществляется подсчет общего

;числа операций вычитания, в резуль, тате чего получаем значение коэффи циента а ° 15

Укаэанный алгоритм реализуется при помощи элементов НЕ 47 и 48,триггеров 51 и 52, элементов 60-63 задержки, элементов ИЛИ 67, 69-71, счетчика 75 сумматора 78, элементов 20

И 92, 95-97, регистра 99, На первый .информационный вход сум матора 78 поступает значение числа, с выхода регистра 98, на второй информационный вход — с выхода-муль- 25

-типлексора 38, на третий информационный вход сумматора 78 подается значение модуля.ш, на четвертый информационный вход поступает информация с выхода сумматора 78.

После окончания вычисления значения oC — а, по модулю m с выхода элемента ИЛИ 68 импульс поступает на установочный вход триггера 51, вход элемента 60 задержки и через элемент

ИЛИ 69 на установочный вход триггера

52, а также на вход установки счетчика 75, в результате чего последний устанавливается в нулевое состояние.

- Нулевой сигнал с прямого выхода триг- 40 гера 51 поступает на четвертый вход направления приема сумматора 78, за- прещая прием числа с его четвертого информационного входа и разрешая с первого входа. Нулевой сигнал с прямого выхода триггера 52 запрещает прием информации с третьего информационного входа и разрешает прием с второго информационного входа сумматора 78, на первый, третий и еюертый управля-50 ющие входы операции которого поступает единичный сигнал, а на второй управляющий вход. операции — нулевой сигнал.

На этом этап подготовки выполнения

;операции к - а, (m -m, заканчивается 55

Триггер 51 осуществляет управление по-. ступления информации, т.е. либо с выхода регистра 98, либо с выхода сумматора ?8, триггер 52 управляет режимом работы (вычитание или суммирование), а счетчик 75 осуществляет подсчет операций вычитания ° Начинается.

Выполнение операции 0 2 а,(m2 m дующим образом.

С выхода элемента 60 задержки импульс через элемент ИЛИ 67 поступает на вход разрешения приема сумматора

78, на вход элемента 61 задержки и первый вход элемента И 92, на второй вход которого с инверсного выхода триггера 52 в режиме вычитания сумматора 78 поступает единичный сигнал.

Таким образом, при выполнении операции вычитания импульс записи через элемент И 92 поступает на счетный вход счетчика, осуществляющего подсчет этих импульсов.

С выхода элемента 61 задержки импульс подается на вход разрешения вьдачи результата сумматора 78 вход элемента 62 задержки и установочный вход триггера 51, устанавливает его в единичное состояние, запрещая прием информации сумматором 78 с первого информационного входа,и разрешая прием с четвертбго.

Если результат операции (:М -a, ш - »

-m положительный, то на выходе зйака результата сумматора 78 устанавливается единичный сигнал, а на выходе равенства результата — нулевой сигнал. На выходах элемента И 96 и элемента НЕ 47 появляются нулевые

\. сигналы. С выхода элемента 62 за-держки через элементы И 96 и ИЛИ 69 импульс поступает на установочный вход триггера 52, подтверждая режим вычитания сумматора 78, через эле- мент ИЛИ 70 — на вход элемента 63 задержки, через элемент ИЛИ 67 - на вход разрешения приема сумматора 78 и вход элемента 61 задержки и через элемент И 92 на счетный вход счетчи-, ка 75, который осуществляет счет этого импульса. Так продолжается до тех пор, пока результат операции

Jet — a,jш -тп не становится отрицательным или равным нулю. Как только результат станет отрицательным, то на выходе знака результата сумматора 78 устанавливается нулевой сигнал, который через элемент

НЕ 47 поступает на вход элемента И 97 разрешая прохождение через него импульса с выхода элемента 62 задерж ки. С выхода элемента И 97 импульс

1429323

12 поступает на установочный вход триггера 52, в результате чего сумматор

71 переводится в режим суммирования, пр охожде ни е m rn ул bc îâ ч ер е з эл емент

И 92 запрещается. Следовательно, счетчик 75 считает только импульсы, характеризующие режим вычитания. Импульс с выхода элемента И 97 через элемент ИЛИ 70 поступает через эле- 10 мент 63 задержки, элемент ИЛИ 67 на вход разрешения приема сумматора 78.

Если результат суммирования вновь отрицательный, то процесс суммирования повторяется до тех пор, пока 15 результат не становится положительным или равным нулю.

Если результат положительный, то импульс снова с выхода элемента 62 задержки проходит через элемент И 96; 20 сумматор 78 переходит в режим ,вычитания, через элемент И 92 разрешается прохождение импульсов на счетный вход счетчика 75. ! .25

Указанные процессы продолжаются до тех пор, пока в конце одной из операций суммирования или вычитания результат не станет равным нулю. Тогда на выходе равенства результата нулю сумматора 78 устанавливается единичный сигнал, который разрешает прохождение импульсов через элемент

И 95 и запрещает их прохождение через элементы И 96 и 97. Импульс с выхода элемента 62 задержки через элемент И 95 поступает на вход записи регистра 99 и через элемент ИЛИ 71 на первый вход элемента 56 задержки и счетный вход счетчика 73. В регистр

99 записывается число с выхода счетчика 75, которое и является коэффициентом а

Коэффициент а начинает вычислять1 ся с момента прихода на вход блока .20 (i-1)-го импульса. К этому моменту на входе блока 20 присутствует число ш;.. Значение коэффициента а;, уже ,получено, счетчик 73 находится в нулевом состоянии, а на выходах мультиплексоров 37 и 38 появляется информация с входом а, и m соответственно, С приходом на вход блока 20 (i-1)-го импульса он подсчитывается счетчиком

74, на выходе которого появляется код числа i-1, а также этот импульс посту-5 пает на вход элемента 53 задержки и установочный вход триггера 49, начинается процесс вычисления коэффициента а. . Порядок вычисления а", аналоги1 з чен указанному порядку вычисления а .

После окончания вычисления коэффициента а, в регистр 99 записывается его числовое значение и сформированный элементом ИЛИ 71 импульс поступает на счетный вход счетчика 74 (добавляя в

его содержимое единицу) и на вход элемента 56 задержки. Если число на выходах счетчика 71 (равное i-1) не равно числу на выходах счетчика 73, то на выходе схемы 79 сравнения устанавливается нулевой сигнал и, соответственно, единичный сигнал появляется на выходе элемента 42 HE. Таким образом, импульс с выхода элемента

56 задержки проходит через элемент И

85 и поступает на вход запуска для

И вычисления коэффициента а . При этом триггер 49 остается в единичном состоянии, т, е. сумматор 76 принимает информацию с выхода регистра 99.

Так продолжается до тех пор, пока на выходах счетчика 73 не появится значение числа i-1, В этом случае на выходе схемы 79 сравнения появляется единичный сигнал. Импульс с выхода элемента 56 задержки через элемент

И 86 устанавливает счетчик 73 в нуле- вое состояние и поступает на выход окончания вычисления блока 20, являясь признаком окончания вычисления коэффициента.

Устройство (фиг. 1) работает следующим образом.

Элемент 13 задерживает входной импульс на время не менее суммарного времени срабатывания счетчика 8 и блока 15 памяти. Блок 15 памяти служит для хранения значений модулей системы остаточных классов. Элемент

21 задержки осуществляет задержку входного импульса на время срабатывания регистра 27, а элемент 22— задержку на время срабатывания регистра 7. Элемент 26 задержки осуществляет задержку входного импульса па время операции в умножителе 23.

Элемент 28 задержки задерживает входной импульс на время суммирования в сумматоре 32. Элемент 30 задержки задерживает входной импульс на время срабатывания сумматора 32. Эле" мент 35 задержки формирует выходной импульс с задержкой на время срабатывания счетчика 10. Элемент 36 задерживает входной импульс на время, равное сумме времен срабатывания

13

14

1429323 счетчика 8, блока 15 памяти, регистра 18.

Если при поступлении на вход 4 устройства вычета М; на вход 12 устройства подается импульс управления, ro этот вычет участвует в декодироЬании кода, а при отсутствии импульса управления вычет ; и соответствую1ций ему модуль m; для декодирования 1р устройством не воспринимаются.

В начальный момент на вход 5 устВойства поступает короткий импульс, который устанавливает триггер 3, начетчики 8, 10 и 11, регистры 7, Il7 ...17 „18,...18„,, 27 в нулеВое состояние, поступает на вход блоКа 20 вычисления коэффициента, а в регистр 19 записывает число с значением единица. На информационный вход 20

4 устройства подается значение вычета cC . С входа 6 тактовых импульсов

Начинают поступать тактовые импульсы, причем на вход 12 поступает импульс, совпадающий с тактовым по длительнос- 25 ти и временному положению.

Наличие нулевого сигнала на прямом выходе триггера 3 предотвращает прохождение импульсов управления че рез элемент И 9, а единичный сигнал 3р на его инверсном выходе разрешает их прохождение через элемент И 2. Импульсы с элемента И 2 поступают на вход элемента 22 задержки и вход записи регистра 7, в результате значение вычета М, с информационного

Входа 4 записывается в регистр 7. Так как значение коэффициента а< равно значению вычета о(,, то дальнейших операций по вычислению а, не произ- 40 водится, а начинается процесс вычисления следующих коэффициентов а;.

С выхода регистра 7 информация .йоступает на первый информационный вход сумматора. 32 и второй информационный вход блока 20 вычисления коэффициента, на первый информационный вход которого подается информация с информационного входа 4 устройства, Импульс, задержанный элементом 22 задержки, поступает через элемент

ИЛИ 29 на вход разрешения приема сумматора 32 и вход элемента 28 задержки.

Так как с триггера 25 на первый вход разрешения приема сумматора 32 подается единичный сигнал, а на второй. и третий входы разрешения приема сумматора 32 — нулевой сигнал, то после поступления импульса с выхода элемента 28 задержки на вход элемента 30 задержки на установочный вход триггера 25 и вход разрешения выдачи результата значение коэффициента появляется на информационном выходе сумматора 32 и поступает на выход 33 устройства и информационный вход сумматора 32. Импульс с выхода элемента

28 задержки также устанавливает триггер 25 в единичное состояние, в результате чего на первый вход разрешения приема сумматора 32 подается нулевой сигнал, а на его второй и третий входы разрешения приема — единичный сигнал, т.е. сумматор 32 готов к принятию информации, поступающей на его вторые и третьи информационные . входы.

Тактовые импульсы с входа б тактовых импульсов устройства поступают на счетный вход счетчика 8, выходными сигналами которого управляется блок

15 памяти, С приходом первого импульса на выходе счетчика 8 появляется код числа, соответствующий единице, и на выходах блока 15 устанавливается значение ш, и, соответственно, с приходом i-го импульса устанавливается значение m;. С выходов: блока 15 памяти информация подается на информационные входы регистрos 1 8, ...18„, н 27.

Импульсы с входа 12 устройства поступают на счетный вход счетчика 11, считающего до К. Счетчик 11 осуществляет подсчет этих импульсов, поступающих также через элемент 1 задержки на установочный вход триггера 3, первый импульс устанавливает его в единичное состояние, в результате чего предотвращается их прохождение через элемент И 2 и разрешается прохождение остальных импульсов через элемент И 9.

Выходные сигналы счетчика 11 управляют работой дешифратора 16, на стробирующий вход которого поступает импульс, задержанный элементом 13 задержки. При записи в счетчик 11 первого импульса на первом выходе дешифратора 16 появляется единичный сигнал, который поступает на вход записи регистра 18, . При поступлении второго импульса управления единичный сигнал подается на вход записи реги-. стра 18 и так продолжается до прихода (К-1)-го импульса управления.

Импульс с выхода элемента 13 задержки

l5

16

1429323 также поступает на вход записи регистра 27 и вход элемента 21 задержки, с выхода которого он поступает на вход разрешения приема умножителя 24, на второй информационный вход которого подается число с выхода регистра l

19, значение которого в начальный момент-времени равно единице, на первый информационный вход поступает число с выхода регистра 27. Таким образом, после прихода первого импульса с входа 12 происходит перемножение и на выходе умножителя 24 устанавливается код числа, равного ш „1 л

С приходом второго импульса с входа 12 и второго тактового импульса в счетчики 8 и 11 записывается код, соответствующий числу два, и в регистры 18@ и 27 запйсывается значение ш . Импульс через элемент И 9 поступает на вход элемента 36 задержки и вход записи регистра 19, а информация с выходов умножитепя 24 эа- 25 писывается в регистр 19, т.е . после прихода второго импульса управления в регистр 19 записывается значение

m,. Этот же импульс с выхода элемента И 9, задержанный элементами 13 и 30

21 задержки на время, равное времени срабатывания. счетчика 11, дешифратора 16 и регистра 27, подается на вход разрешения приема умножителя 24, а так как к этому вРемени на одном входе умножителя уже присутствует код числа m а на другом входе ш то на выходе умножителя устанавливается число, равное ш, ° m, которое с приходом третьего импульса с входа 4р

12 записывается в регистр 19.

Второй импульс с выхода элемента

И 9 поступает на вход элемента 36 задержки, выходной импульс которого является импульсом, по которому блок 45

20 вычисления коэффициента начинает . вычисления.

На первый информационный вход блока 20 поступают значения вычетов ot; с информационного входа 4 устройства.

На второй информационный вход этого блока с выхода регистра 7 подается значение a, на третий информационный вход блока 20 с выхода регистра

17, поступает значение а, с выхода регистра 17< — значение а> и так далее, соответственно, на к-й информационный вход блока 20 поступает значение а „, с выхода регистра 17„ .

На (к+1)-й информационный вход блока

20 подается значение m с выхода рег гистра 18,, на (к+2)-й вход — значение m и так далее, соответственно, с выхода регистра 18 „, на (2к-1)-й вход поступает значение m . На 2к-й

3 информационный вход поступает значение модуля т с регистра 27.

После окойчания вычисления коэффициента а на информационном выходе блока 20 появляется значение а, а на его управляющем выходе — импульс, свидетельствующий о том, что вычисление коэффициента а закончено. Информация с информационного выхода блока 20 поступает на информационный вход регистров 17„...17 „и информационный вход умножителя 23, на другой информационный вход которого подается значение

m, с выхода регистра 19. Первый импульс с выхода окончания вычисления блока 20 поступает на элемент 35 задержки и счетный вход счетчика 10, на выходах которого появляется значение ".1", по которому с выхода дешифратора 14 поступает сигнал на вход записи регистра 17,, т.е. после прихода первого импульса с выхода блока

20 значение а с информационного выхсг да 34 блока 20 записывается в регистр

17, после прихода второго импульса с выхода окончания вычисления блока

20 значение а> записывается в регистр

17, и так далее, соответственно, с приходом (к-1)-го импульса — в ре" гистр 17 „ .

Первый импульс с выхода окончания вычисления блока 20 поступает также на вход элемента 26 задержки и вход разрешения приема умножителя 23, в котором осуществляется операция ах m, результат выполнения которой поступает на его выход. Импульс, задержанный элементом 26 задержки, через элемент

ИЛИ 29 поступает на элемент 28 задержки и вход разрешения приема сумматора 32. К этому времени сумматор подготовлен для суммирования чисел, поступающих на его второй и третий информационные входы.

На третий информационный вход сум-. матора 32 поступает значение а, а на второй — с выхода умножителя 23 результат а т,. При поступлении на вход разрешения вьдачи результата сумматора 32 импульса с элемента 28 задержки на выходе сумматора 32 уста17

14293 а,+а,m,+à m,m +a«m4

После поступления к-ro импульса на вход 12 устройства и завершения 40 вычисления сумматором 32 на выходе элемента 30 задержки появляется импульс, свидетельствующий о том, что вычисление закончено и окончательный результат может быть считан с выхода 45

33 устройства.

Формула изобретения

1. Устройство для декодирования кодов, представленных в системе остаточных классов, содержащее блок памяти, сумматор, первый счетчик, два умножителя и два регистра, причем информационный вход устройства соединен с информационным входом первого регистра, вход установки в "0" кото-, рого соединен с входом установки в

"9" первого счетчика, с входом уста50

55 навливается вычисленное значение а, +

++1 ш, °

С приходом третьего импульса на

:,вход 12 устройства и третьего такто5

:вого импульса на тактовый вход 6 в счетчики 8 и .11 записывается значение "3", в регистры 18, 18, 18, 27 — соответственно значения ш„, m

N в регистр 19 — значение m ø . За- 10 тем производится вычисление блоком 20 коэффициента аз, который записывается

-,в регистр 17, .умножитель 23 осуще ствляет перемножение значений а и, m, m . Затем сумматор 32 .производит суммирование и íà его выходе устанав ливается величина, равная а, +а m,+

:;+а. ш,ш

Ъсли, например, третий импульс на

:вход 12 не поступил, третий тактовый ! импульс подается на счетный вход счет-. ;чика 8, на выходе которого появляет- ся код, соответствующий цифре три, то в счетчик 11 записывается код, соответствующий цифре два. С выхода ! ,блока 15 памяти значение модуля ш в

;регистр 18 не запишется. С приходом

,четвертого импульса управления на

)выходе счетчика 8 появляется код цифры четыре, а на выходах счетчика, 11 — код цифры три. В регистры 18

::,27 записывается значение модуля ш На. выходе сумматора 32 устанавливает:ся число значением

23 1В нонки второго регистра и с установочным входом устройства, тактовый вход которого соединен со счетным входом первого счетчика, выход которого соединен с адресным входом блока памяти, выход второго регистра соединен с входом первого сомножителя первого умножителя, выход второго умножителя соединен с информационным входом второго регистра, выходы первого регистра и первого умножителя соединены соответственно с входами первого и второго слагаемых сумматора, выход которого соединен с входом третьего слагаемого сумматора и является выходом результата устройства, о т л и— ч а ю щ е е с я тем, что, с целью сокращения объема оборудования, оно содержит блок вычисления коэффициента, два дешифратора, элемент ИЛИ, второй и третий счетчики„. третий регистр, две группы регистров, два элемента И, два триггера и девять элементов задержки, причем информационный вход устройства и выход первого регистра соединены соответственно с первым и вторым информационными вхо дами блока вычисления коэффициента, первая и вторая группы информационных входов которого соединены соответственно с выходами регистров первой и второй групп, выход третьего регистра соединен с третьим информационным входом блока вычисления коэффициента и с входом первого сомножителя второго умножителя, вход второго сомножителя которого соединен с выходом второго регистра, информационный выход блока вычисления коэффициента соединен с входом второго сомножителя первого умножителя и с информационными входами регистров первой группы, входы установки в "0" которых соединены с входами установки в "0" регистров второй группы, с входом запуска блока вычисления коэффициента, с входами установки в "0" второго и третьего счетчиков, с входом установки .в

"О" третьего регистра, с входами установки в "0" первого и второго триггеров и с установочным входом устройства, вход запуска которого соединен с первым входом первого элемента И и через первый элемент задержки с входом установки в "1" первого триг-. гера. прямой и инверсный выходы которо э соединены соответственно с пергьм входом второго элемента И и

l9

1429323

20 с вторым . входом п ер вог о эл емента И, выход которого соединен с входом разрешения записи первого регистра, вход запуска устройства соединен с входом второго элемента задержки, со счетным входом третьего счетчика и с вторым входом второго элемента И, выход которого соединен с входом разрешения записи второго регистра, выход второго счетчика соединен с информационным входом первого дешифратара, выходы которого соединены с входами разрешения записи регистров первой группы, выход третьего счетчика соединен с информационным входом второго дешифратора, выходы которого соединены соответственно с входами разрешения записи регистров второй группы, информационные входы которых объ- 2О единены с информационным входом третьего регистра и соединены с выходом блока памяти, выход второго элемента задержки соединен с входом разрешения второго дешифратора, с входом разре- 25 шения записи третьего регистра и через третий элемент задержки с входом разрешения второго умножителя, выход первого элемента И соединен через четвертый элемент задержки с первым входом элемента ИЛИ, второй вход и выход которого соединены соответственно с выходом пятого элемента задержки и с входами шестого элемента задержки и разрешения приема сумматора, вход разрешения выдачи которого соединен с входом установки в "1" второго триггера, с выходом шестого элемента задержки и через седьмой элемент задержки с выходом окончания работы ус- 40 тройства, выход окончания вычисления блока вычисления коэффициента соединен с входом пятого элемента задержки, с входом разрешения первого умножителя, со счетным входом второго 45 сч еч чика и через восьмой элемент за держки с входом разрешения первого дешифратора, выход второго элемента

И соединен через девятый элемент задержки с управляющим входом блока . >0 вычисления коэффициента, инверсный выход второго триггера соединен с первым входом н чравпения приема сумматбра, второй третий входы направления приема коч. ого объединены и соединены с прям выходом второго триггера, входы .ического нуля и логической едини устройства саеди— невы соответственно с первым и вторым входами константы блока вычисления коэффициента.

2, Устройство по п. 1, о т л и ч а ю щ е е с я тем, что блок вычисления коэффициента содержит два мультиплексора, девять элементов НЕ, четыре триггера, одиннадцать элементов задержки, девять элементов ИЛИ, три счетчика, две схемы сравнения, семнадцать элементов И, два регистра и три сумматора-вычитателя, причем первый информационный вход блока вычисления коэффициента соединен с первым информационным входом первого сумматора-вычитателя, второй информацчонный вход которого соединен с выходом первого мультиплексора, информационные входы которого соединены соответственно с вторым информационным входом и с информационными входами первой группы блока вычисления коэффициента, информационные входы второй группы которого соединены с соответствующими информационными входами второго мультиплексора, управляющий вход которого объединен с управляющим входом первого мультиплексара и соединен с первым входом первои схемы сравнения и с выходом первого счетчика, информационный выход первого сумматора-вычитателя соединен с первым информацианььж входом второго сумматора-вычитателя, информапионный выход которого соединен с вторым информационным входом второго сумматора-вычи ателя, с первым вхоgoM второй схемы сравнения и с инфор" мационным входом первого регистра, выход которого соединен с первым информационным входам третьего сумматора-вычитателя, второй информационный вход которого соединен с выходом второго мультиплексора,третийинфармац онный вход блока вычисления коэффициента соединен с третьими информационными входами второго и третьего сумматороввычитателей и с вторым входом второй схемы сравнения, четвертый информационный вход третьего сумматора-вычитателя соединен с информационным выходом третьего сумматора-вычитателя, выход второго регистра соединен с третьим инфарма р онным входом первого сумматора-вычитателя и является информационным выходом блока вычисления коэффициента, управляющий вход которого соединен са счетным входом

2) 14293 второго счетчика, входом первого элемента задержки и с входом установки в "0" первого триггера, выход первого элемента задержки соединен с первым входом первого элемента ИЛИ, выход которого соединен с входом разрешения приема первого сумматора-вычитателя и через второй элемент задержки с входом третьего элемента задержки, с fg входом разрешения выдачи первого сум, матора-вычитателя и с входом установки в !1 первого триггера, инверсный выход которого соединен с первым входом направления приема первого сумматора-вычитателя, второй и третий входы направления приема которого соединены соответственно с вторым входом константы блока вычисления коэффициента и с прямым выходом первого триг- 20 гера, второй вход константы блока вычисления коэффициента соединен C первым и третьим управляющими входами первого сумматора-вычитателя, с первым ивторым управляющимивходами вто- 25 рого сумматора-вычитателя, с первым„ третьим и четвертым управляющими входами третьего сумматора-вычитателя, второй управляющий вход которого соединен с третьим управляющим входом 30 второго сумматора-вычитателя, с вторь1м управляющим входом первого сумматора-вычитателя и с первым входом константы блока вычисления коэффициента, вход запуска которого соединен с входом установки в "0" второго счетчика и с первым входом второго элемента ИЛИ, выход которого соединен с входом установки в "0" первого счетчика, выходы знака и равенства нулю 40 первого сумматора-вычитателя соединены соответственно .с входом первого элемента НЕ и с первым входом перво га элемента И, вход и выход первого элемента НЕ соединены соответственно 4д с первыми входами второго и третьего элементов И, вторые входы которых объединены и соединены с первым входом четвертого элемента И и с выходом второго элемента НЕ, вход которого

50 соединен с первым входом первого элемента И, второй вход которого соединен с выходом третьего элемента задержки и с вторым входом четвертого элемента И, выход которого соедиl! !!

Э.я нен с входом установки в 0" второго триггера, инверсный выход которого соединен с первым входом направления

23 22 приема второго сумматора-вычитателя, второй и третий входы направления приема которого объединены и соединены с прямым выходом второго триггера, выход первой схемы сравнения соединен через третий элемент НЕ с первым входом пятого элемента И, второй вход которого соединен с первым входом шестого элемента И и с выходом четвертого элемента задержки, выхсФ первой схемы сравнения соединен с вторым входом шестого элемента И, выход которого соединен с вторым входом второго элемента ИЛИ и является выходом окончания вычисления блока вычисления коэффициента, выход пятого элемента И соединен с вторым входом первого элемента ИЛИ, выход четвертого элемента И соединен через пятый элемент задержки с первым входом третьего элемента ИЛИ, выход которого соединен с входом разрешения приема . второго сумматора-вычитателя и с входом шестого элемента задержки, abf- . ход которого соединен с входом седьмого элемента задержки, с входом установки в "1" второго триггера и с входом разрешения выдачи второго сумматора-вычитателя, выходы знака и равенства нулю которого соединены через четвертый и пятый элементы

НЕ соответственно с первым и вторым входами седьмого элемента И, выход

"Больше". второй схемы сравнения соединен с первым входом восьмого элемента И, выход "Меньше" второй схемы сравнения соединен с первыми входами девятого и десятого элементов И, выход Равно" второй схемы сравнения соединен с первым входом одиннадцатого элемента, И второй вхоД которого соединен с выходом седьмого элемента задержки и с вторыми входами восьмого и девятого элементов И, третьи входы которых объединены и соединены с выходом второго элемента И, выход четвертого элемента ИЛИ соединен с первым входом двенадцатого элемента И, выход которого соединен со счетным входом третьего счетчика, выход и вход установки в "0" которого соединены соответственно с информационным входом второго регистра и с выходом пятого элемента ИЛИ, первый и второй входы которого соединены соответственно с выходами девятого и тринадцатого элементов И, выход седьмого

1429323

24 элемента .И соединен с вторым входом десятого элемента И, выход которого соединен с первым входом тринадцатого элемента И и через шестой элемент

НЕ с первым входом четырнадцатого элемента И, второй вход которого объединен с вторым входом тринадцатого элемента И и соединен с вторым входом восьмого элемента И, выход которого 10 соединен .с третьим входом десятого элемента И и с вторым входом третьего элемента ИЛИ, третий вход которого соединен с выходом четырнадцатого элемента И, третий и четвертый входы которого соединены соответственно с выходом третьего элемента И и через седьмой элемент НЕ с первым входом одиннадцатого элемента И, выход пятого элемента ИЛИ соединенс входомраз- 20 решения записи первого регистра, с входом установки в "0" третьего триггера, с первым входом шестого элемента ИЛИ и через восьмой элемент задержки с первым входом четвертого элемен- 25 та ИЛИ, выход которого соедийен с входом разрешения приема третьего сумматора-вычитателя и через девятый элемент задержки с входом десятого. элемента задержки, с входом разреше- 30 ния выдачи третьего сумматора-вычитателя и с входом установки в "1" третьего триггера, инверсный выход которого соединен с первым входом направления приема третьего сумматора- 35 вычитателя, второй, третий и четвертый входы направления приема которого соединены соответственно с инверсным и прямым выходами четвертого триггера, с прямым выходом третьего тригге- 40 ра, выходы знака иравенства нулю третьего сумматора-вычитателя соединены соответственно с входом восьмого элемента НЕ и с первым входом пятнадцатого элемента И, второй вход которого соединен с выходом десятого элемента задержки и с первыми входами шестнадцатого и семнадцатого элементов И, вторые входы которых объединены и соединены с выходом девятого элемента НЕ, вход которого соединен с первым выходом пятнадцатого элемента И, вход и выход восьмого элемента

НЕ соединены соответственно с третьими входами шестнадцатого и семнадцатого элементов И, выход шестнадцатого элемента И соединен с вторым входом шестого элемента ИЛИ и с первым входом седьмого элемента ИЛИ, второй вход которого соединен с выходом семнадцатого элемента И и с входом установки в "1" четвертого триг гера, вход установки в "0" которого соединен с выходом шестого элемента

ИЛИ, выход седьмого элемента ИЛИ соединен через одиннадцатый элемент задержки с вторым входом четвертого " элемента ИЛИ, инверсный выход четвертого триггера соединен с вторым входом двенадцатого элемента И, выход пятнадцатого элемента И соединен с входом разрешения записи второго регистра и с первым входом восьмого элемента ИЛИ, выход которого соединен. со счетным входом первого счетчика и с входом четвертого элемента задержки, выход второго счетчика соединен с вторым входом первой схемы сравнения, выход первого элемента И соединен с вторым входом восьмого элемента ИЛИ и с первым входом девятого элемента ИЛИ, второй вход которого соединен с первым входом второго эле" мента ИЛИ, выход одиннадцатого элемента И соединен с третьими входами восьмого и девятого элементов ИЛИ, выход девятого элемента ИЛИ соединен с входом установки в "0" второго ре" гистра, 1429323

Составитель А.Клюев

Редактор И.Шулла Техред Л.(3лийнык

Корректор Л.Патай

Заказ 5144/56 Тираж 929 . Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Рауыская наб., д. 4/5

Производственно-полиграфическое предприятие, г, Ужгород, ул. Проектная, 4