Устройство для вычисления полиномов

 

Изобретение относится к вычислительной технике и может быть использовано в измерительно-вычислительных системах, работающих в реальном масштабе времени Цель изобретения - снижение аппаратных затрат . С этой целью в устройство, содержащее триггеры 1,2,5,6, элементы И 7,10,11, счетчик 12, блоки 16,17 памяти, сумматоры 20,21, коммутаторы 22, 23, регистр-мультиплексор 24, регистры 25-27, умножители 28, 2У, введены элементы И 8,9, счетчики 13,14, блок 15 памяти, триггеры 3, 4, группы 18, 19 элементов И с соответствующими связями. 1 ил. § (Л с:

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИ К

РЕСПУБЛИК (51)4 G 06 F 7 5

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

H д ВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Я

6М3д цд;"„; „:, 35

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 4137235/24-24 (22) 20.10.86 (46) 23,10.88. Бюл. Н - 39 (71) Одесский политехнический институт (72) В.А.Парасочкин, Е.Л.Полин, В.Г.Ткаченко, Ан.В.Дрозд и Ал.В.Дрозд (53) 681.325 (088.8) (56) Авторское свидетельство СССР

1348827, кл. G 06 F 7/544, 03.01.86.

Авторское свидетельство СССР

N 1305670, кл. G 06 F 7/544, 1985. (54) УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ

ПОЛИНОИОВ

ЛО

„„SU„, 3432509 А1 (57) Изобретение относится к вычислительной технике и может быть использовано в измерительно-вычислительных системах, работающих в реальном масштабе времени. Цель изобретения — снижение аппаратных затрат. С этой целью в устройство, содержащее триггеры 1,2,5,6, элементы

И 7, 10, 11, счетчик 12, блоки 16, 17 памяти, сумматоры 20,21, коммутаторы

22, 23, регистр-мультиплексор 24, регистры 25-27, умножители 28, 29, введены элементы И 8,9, счетчики

13,14, блок 15 памяти, триггеры 3, 4, группы 18, 19 элементов И с соответствующими связями. 1 ил.

1432509

Изобретение относится к вычислительной технике и может быть использовано в измерительно-вычислительных системах, работающих в реальном масш- 5 габе времени.

Цель изобретения — снижение аппаратных затрат.

На чертеже приведена функциональная схема предлагаемого устройства. 1ð

Устройство содержит триггеры 1 элементы И 7-11, счетчики 12-14, локи 15-17 памяти, группы 18 и 19 элементов И, сумматоры 20 и 21, коммутаторы 22 и 23, регистр-мультиплек-! г сор 24, регистры 25-27, умножители

28 и 29, входы 30 — 33 и выходы 34 и 35 устройства.

Устройство реализует алгоритм вычисления полиномов по формуле 2О

Y-Х((...(а„х +a„,)Õ +...+

+а ) Х + а, + (... (а „„Х +

+ а п ) Х + "+а2)Х + ao ) °

Устройство работает следующим

Образом.

В исходном состоянии в блоке 16 памяти размещены значения коэффици- 30 ентов полинома с четными индексами а„ „, а „,„...а, исключая коэффициенты с нулевыми значениями. По нулевому адресу обязательно записан

Коэффициент а „,, даже если его значение равно нулю.

Аналогично в блоке 17 памяти размещены значения коэффициентов полинома с нечетными индексами а» а „,,,„.,а, также исключая коэффициенты,10

1Ф с нулевыми значениями. По нулевому адресу записан коэффициент а .

В блоке IS памяти записано К = (п-1)/2 двухразрядных кодов, причем в первом разряде блока 15 хранится последовательность значений, соответствующих коэффициентам с нечетными индексами в порядке их убывания, начиная с коэффициента а „ 2 и равных нулю для нулевого значения коэффициента и единице в противном случае. Во втором разряде блока 15 хранится последовательность значений, поставленная в соответствии коэффициентам с учетными индексами в порядке их убывания, начиная с коэффициента а„, и равных нулю для нулевого значения коэффициента и единице в противном случае.

Счетчик 12 находится в нулевом состоянии.

На вход 32 устройства поступают синхросигналы, отмеряющие такты работы устройства. Эти синхросигналы подаются на синхровходы триггеров

1,2 и 6, синхровходы регистров 25 и

26, на входы элементов И 7, 10 и 11.

На вход 31 устройства поступает сигнал "Пуск", по которому триггер

1 вырабатывает импульс с длительностью, равной периоду синхросигналов, поступающий на вход триггера 2, входы сброса регистров 25 и 26 и управляющие входы регистра-мультиплексора 24 и коммутатора 23. При этом триггер 2 вырабатывает импульс, поступающий через элемент И 10 на вычитающий вход счетчика 12 и входы сброса счетчиков 15 и 14. Элемент И 10 обеспечивает прием двоичного числа

К (n-1): 2 в счетчик 12 через вход

32 устройства, а также обнуление и установку в единичное состояние выходов триггеров 3 и 4. При этом единичное значение с выхода разряда заема счетчика 12 поступает на вход элемента И 7, разрешая прохождение синхросигналов на вычитающий вход счетчика 12, а также на первые входы элементов И 8 и 9. При этом запрещается прохождение синхросигналов на синхровход регистра-мультиплексора

24 в процессе счета счетчика 12. В момент времени t в регистр-мультиплексор 24 записывается значение аргумента Х,, которое поступает на входы умножителя 28, с выхода которого снимается величина Х, записываемая в регистр-мультиплексор

24 в момент времени t и сохраняеЪ мая в нем до окончания счета счетчика 12. Запись в регистр-мультиплексор 24 через первый вход данных разрешается на время действия импульса с выхода триггера 1.

С приходом этого импульса регистры 25 и 26 обнуляются и сохраняют нулевое состояние до момента времени и . На этом интервале времени с выходом счетчиков 13 и 14 нулевые значения адреса поступают на входы блоков 17 и 16 памяти и обеспечивают считывание коэффициентов полинома а „ и а „,-на соответствующие входы сумматоров 21 и 20.

Коэффициенты а „ и а > складываются на сумматорах 21 и 20 с нулегает нулевого значения и с приходом заднего фронта синхросигнала сигнал на выходе заема не принимает нулевое значение.

При этом триггер 5 устанавливается по заднему фронту сигнала заема в единичное состояние (момент времени t„) а с приходом очередного синхроимпульса единичное значение с выхода триггера 5 переписывается в триггер 6, сбрасывающий сигналом с инверсного выхода триггера 5 в нулевое состояние. Следующий синхроимпульс переводит триггер Ь в нулевое состояние.

Таким образом, на выходе триггера

6 формируется импульс Т4 . Нулевое значение сигнала заема счетчика 12 вновь разрешает прохождение синхросигналов на синхровход регистрамультиплексора 24, принимающего к моменту времени t значение аргумента Х,. На время действия импульса

Т„ происходит подключение выхода регистра 25 к входу второго слагаемого сумматора 21. На вход первого слагаемого сумматора 21 поступает результат домножения (на умножителе

29) кода с выхода регистра 26 на значение аргумента Х . С выхода сум1 матора 21 снимается значение полинома п-й степени, записываемое в регистр 27 по заднему фронту импульса

Т, поступающее на выход 34 устройстi ва.

Передним фронтом импульс Т с выхода 35 сообщает о возможности подачи на вход 30 аргумента устройства нового значения аргумента (например, Х для вычисления полинома и-й степенй с прежними коэффициентами и новым аргументом.

Задний фронт импульса с выхода 35 является сигналом конца вычисления полинома, по которому производится съем информации на выходе 34.

Формула и з обретения

Устройство для вычисления полиномов, содержащее четыре триггера, три элемента И, два блока памяти, два сумматора, три регистра, два коммутатора, два умножителя, регистрмультиплексор и первый счетчик, инверсный выход разряда заема которого соединен с инверсным входом первого элемента И, первым входом второго элемента И и входом установки пер3 1432509 выми значениями, поступающими с выходов умножителей, и с приходом синхроимпульсов записываются в регистры 26 и 25 соответственно.

В этом же такте блок 15 памяти

5 считывает по адресу К двухразрядный код, указывающий на наличие нулевых значений в последующей паре коэффициентов полинома, этот код появляется на выходе блока 15 памяти по заднему фронту сигналов с выхода первого элемента И 7.

Разряды кода (например, 00) с выходов блока 15 памяти поступают на входы элементов И 8 и 9, запрещая нулевыми значениями прохождение сигналов с выхода элемента И 7 на счетные входы счетчиков 13 и 14 в новом такте и прохождение значений с выходов блоков 16 и 17 памяти через группы 18 и 19 элементов И. К этому времени коэффициенты а „ „ и а„ поступают с выходов регистров 25 и 26 на входы множимого умножителя

28 и 29 на входы множителей которых поступает код К, с выхода регистра2 мультиплексора. Полученные произведения складываются далее на сумматорах 20 и 21 с последующей парой коэффициентов а„=0 и а„=0. Результаты сложения записываются в регистры 25 и 2Ь.

В этом же такте считывается следующий код (например, 10) блока 15 памяти (по адресу К-1), что обеспечивает в следующем такте считывание коэффициента а „ из блока 16 памяти и получение коэффициента а „ =0 путем обнуления выхода группы.19. Код

01, прочитанный из блока 15 памяти по адресу К-2„ обеспечивает в следующем такте считывание коэффициента а „ из блока 17 памяти и получение коэффициента а q q -=0 путем обнуления выхода группы 18. Код 11, считанный из блока 15 памяти по адресу К-3, обеспечивает в следующем такте считывание коэффициентов а „ и а з из блоков 17 и 16 памяти соответственно. 50

На каждом новом такте происходят домножение промежуточных результатов, получаемых на выходах регистров 25 и 26, на величину Х, и их и соответственное..сложение с новой 55 парой полученных коэффициентов полинома. Этот процесс продолжается до тех пор, пока счетчик 12 не дости1432509

Составитель Н.Матвеев

Техред Л.Сердюкова Корректор М.Максимишинец

Редактор И. Горная

Заказ 5441/41

Тираж 704

Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб,, д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4 вог0 триггера, выход которого соединен с информационным входом второго триггера, выход которого является выходом сигнала окончания цикла работы устройства и соединен с управляющим входом первого компаратора, входом сброса первого триггера и синхровходом первого регистра,, выход которого является информацион-! ным выходом устройства, синхровход

1 которого соединен с первым входом третьего элемента И, вторым входом второго элемента И, с синхровхода- . ми с второго по четвертый триггеров и второго и третьего регистров и ,прямым входом первого элемента И, выход которого соединен с вычитаю-! щнм входом первого счетчика,, выход второго регистра соединен с первыми информационными входами первого и второго коммутаторов, вход запуска устройства соединен с информацион ным входом третьего триггера, выход которого соединен с управляющими входами регистра-мультиплексора и второго коммутатора и входами сброса, второго и третьего рсгистров и информационным входом четвертого триггера, выход которого соединен с вторым входом третьего элемента И, вы,ход которого соединен с синхровходом первого счетчика, параллельный вход

: данных которого является входом показателя степени устройства, вход аргумента которого соединен с первым информационным входом регистра-муль типлексора, синхровход которого соединен с выходом второго элемента И,, выход регистра-мультиплексора соеди. нен с входами множителей первого и второго умножителей и вторым информационным входом второго коммутатора, выход которого соединен с входом множимого первого умножителя, выход которого соединен с,вторым информационным входом регистра-мультиплексора и входом первого слагаемого первого сумматора, выход которого соединен с информационным входом второго регистра, выход третьего регистра соединен с входом множимого второго умножителя, выход которого соединен с входом первого слагаемого второго сумматора, выход которого соединен с информационными входами первого и третьего регистров, выход первого коммутатора соединен с входом второго слагаемого второго умножителя, о т л и ч а ю щ е е с я тем, что, с целью снижения аппаратных затрат, в него введены третий блок памяти, второй и третий счетчики, четвертый и пятый элементы И, пятый и шестой триггеры и две группы элементов И, выход элементов И которых соединены r. входами второго

20 слагаемого первого сумматора и вторым информационным входом первого коммутатора, выход первого элемента

И соединен с синхровходом третьего блока памяти и первыми входами чет25 вертого и пятого элементов И, выходы четвертого и пятого элементов И соединены с синхровходами второго и третьего счетчиков соответственно, выходы которых соединены с адресныЗо ми входами первого и второго блоков памяти, выходы которых соединены с первьми входами элементов И первой и второй групп, вторые входы элементов И которых соединены с вьжода35 ми пятого и шестого триггеров синх"

Ф ровходы которых соединены с синхровходом устройства, информационный вход первого счетчика соединен с адресным входом третьего блока памяти, первый и второй выходы которого соединены с информационными входами пятого и шестого триггеров и вторыми входами четвертого и пятого элементов И соответственно, выход третьего

45 элемента И соединен со счетными входами второго и третьего счетчиков и входами сброса пятого и шестого триггеров.