Устройство для декодирования корректирующих кодов

 

Изобретение относится к технике I передачи цифровой информации и может быть использовано для декодирования информационных последовательностей, защищенных от ошибок с помощью корректирующих кодов. Цель изобретения - повышение быстродействия устройства. Устройство для декодирования корректирующих кодов содержит буферный регистр 1, распределитель 2, элементы И 3,- - , где п - блоковая длина . кода, элементы ИСКЛЮЧАЮЩЕЕ ИЛИ блоки 5 t - () памяти, много; разрядный двоичный сумматор 6, счетчик 7, триггеры 8 и 9, генератор 10 импульсов, запоминающий регистр 11, .регистр 12 выдачи кода. 1 ил.

СОЮЗ СОВЕТСНИХ

СО11ИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (51) 4

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К Д BTOPCHOMV СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО.ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 4257504/24-24 (22) 05.06.87 (46) 30.11,88, Бюл. К 44 (72) В,В .Ященко и С.И.Погодин (53) 621.394.14(088.8) (56) Патент ФРГ N- 1931941, кл. Н 03 М 13/00.

Авторское свидетельство СССР

У 1190524, кл. Н 03 М 13/00. (54) УСТРОЙСТВО ДЛЯ ДЕКОДИРОВАНИЯ

КОРРЕКТИРУЮЩИХ КОДОВ (57) Изобретение относится к технике, передачи цифровой информации и может быть использовано для декодирования

„„SU„„441487 А 1 информационных последовательностей, защищенных от ошибок с помощью корректирующих кодов. Цель изобретенияповышение быстродействия устройства.

Устройство для декодирования корректирующих кодов содержит буферный регистр 1, распределитель 2, элементы

И 3 " 3„,, где п — блоковая длина . кода, элементы ИСКЛЮЧА10ЩЕЕ ИЛИ 4 „-4 блоки 5 q — 5 q+< (r-=1N) памяти, много: разрядный двоичный сумматор 6, счетчик 7, триггеры 8 и 9, генератор 10 импульсов, запоминающий регистр !1,, регистр 12 выдачи кода, 1 ил.

144)487

Изобретение относится к технике передачи цифровой информации и может быть использовано для декодирования информационных последовательностей, защищенных от ошибок с помощью кор5 ректирующих кодов .

Цель изобретения — повышение быстродействия устройства.

На чертеже представлена структурная электрическая схема устройства для декодирования корректирующих кодов.

Устройство для декодирования корректирующих кодов содержит буферный регистр 1, распределитель 2, элементы И 3.1-3.п+2, где и — блоковая длина кода, элементы ИСКДОЧА10ЩЕР. ИЛИ

4.1-4.п, блоки 5.1-5.r+2 (r=!N) памяти, многоразрядный двоичный сумматор 20

6, счетчик 7, триггеры 8 и 9, генератор 10 импульсов, запоминающий регистр 11, регистр 12 выдачи кода.

Устройство для декодирования кор ректирующих кодов работает следующим 25 образом. и-символьную последовательность нулей и единиц, поступающую с выходов и элементов И, разбивают на г блоков по 1 символов в каждой, произ- 30 водят подсчет единиц в каждом блоке символов за один такт с помощью блока

5.r+2 памяти и суммируют результаты подсчета количества несовпадений всех r блоков символов с помощью мно-,горазрядного сумматора 6 двух двоичHbIX ЧИСЕЛ. ДЛЯ ЭтОГо всЕ и элемеитоВ совпадения разбиты на г групп по 1 элементов. В каждой группе вторые входы элементов И 3.1-3.п объединены и А0 подключены к соответствующему выходу распределителя 2. Выходы элементов

И 3.1-3.п каждой группы подключены к

1 адресным входам блока 5.r+2 памяти, причем выход каждого элемента сов 45 падения в группе объединен с выходами соответствующих элементов совпадения других групп. Для всех возможных

2 слов длины 1 по 1-разрядному адреЯ су в блоке 5.r+2 памяти записано со— ответствующее двоичное число количества единиц в слове длины 1.

Первоначально второй триггер 9 находится в состоянии 0 и с его инверсного выхода на вход установки в исходное состояние счетчика 7 дo 2 и запоминающего регистра 11 подают сигнал.,устанавливающий эти элементы в состояние "0". Принимаемую и-символьную двоичную кодовую комбинацию записывают в буферный регистр 1, При этом на вход запуска устройства ;.одают сигнал, переводящий второй триггер 9 в состояние "1", в результате отпирается элемент И 3 и+1, и сигналы or генератора 10 импульсов проходят через него на вход распределителя 2. Распределитель 2 действует циклически, причем положительный потенциал поочередно появляется на его выходах, затем циклы повторяются до тех пор, пока процесс декодирования не закончится, При первом цикле работы распределителя 2 сигнал, появляющийся на его втором выходе, переводит счетчик 7 в состояние "!, на втсром цикле — в состояние 2 и т,д. Сигнал с третье13 го выхода распределителя 2 считывает число из счетчика 7 на адресные вхо— ды блоков 5.1-5.r памяти, С выходов блоков 5,1-5.r памя.и в запоминающий регистр 11 считывают одну из псимвольных копий корректирующего кода, а именно — слово, соответствующее информационным символам, поступающим из счетчика 7.

При первом цикле работы распределителя 2 в запоминающем регистре 11 записывают нулевую комбинацию, при втором цикле в запоминающий регистр

11 записывают комбинацию, соответствующую информа ионным символам 10:.;0

Таким образом,, за 2 циклов работы распределителя 2 в запоминающем регистре 11 последовательно появля.отся все возможные слона корректирующего кода, причем каждое слсво сохраняется в запоминающем регистре 11 в течение всего цикла. С помощью элементов

ИСКЛ10ЧА10ЩЕЕ ИЛИ 4.1-*4.п кодовое слово, записaIIíoå в запоминающем регистре 11,сравнивают с принятым словом, записанным в буферном регис гре 3.При этом сигнал "1." имеется на выходах линь тех из.п элементов ИСКБОЧАЮЩЕЕ

ИЛИ 4.1-4.п которые соответствуют. отличающимся разрядам в упомянутых сравниваемых словах.

Поэтому оказываются открытыми лишь те из эгементов И 3.1-3,п, которые соответствуют отличающимся разрядам в принятой и одной из (2 -1) эталонных кодовых комбинациях.

Каждый цикл включает (r+3) тактов распределителя 2, на каждом из которых положительный импульс снимают с з 144! одного выхода и подают на объединенные первые входы соответствующей группы из 1 элементов И 3,1-3.1. Одновременно с 1 выходов группы из 1 элементов И 3,1-3.1 снимают 1 символьную

5 последовательность нулей и единиц, которую в параллельном формате подают на адресные входы блока 5.r+2 памяти. С выходов блока 5,r+2 памяти на входы сумматора 6 считывают двоичное число, соответствующее количеству единиц в 1-символьной последовательности, поданной на адресные входы блока 5.r+2 памяти. 15

Общее число единиц, полученное в сумматоре 6 как результат сложения чисел, снимаемых с блока 5r+2 памяти на r тактах, равное количеству отличающихся символов в принятой комби- 20 нации, записанной в буферном регистре 1,и в одной из эталонных комбинаций> записанной в данный момент в запоминающем регистре 11, подают на адресные входы блока 5.r+1 памяти, 25

Если на адресные входы блока 5,r+

+1 памяти подают двоичную комбинацию, соответствующую числу больше t то с его выхода считывают единицу, которая переводит триггер 8 в состояние "О". зп

В результате оказывается запертым элемент И З.п+2, и через него не может пройти импульс с первого выхода распределителя 2, при этом выдачи декодираванного сигнала не происхо- ., дит, а сигналы с первого и второго выходов распределителя 2 устанавливают сумматор 6 и триггер 8 соответственно в состояние "О" и "1", подготовив устройство к очередному циклу 4р декодирования. Если число отличающихся разрядов не превышает t то в течение r тактов работы распределителя 2 сигнал на выходе блока.5.r+1 постоянной памяти не возникает, и триг- 45 гер 8 остается в состоянии "1", в которое он был установлен при предыдущем цикле работы распределителя 2 сигналом с его второго выхода. В результате к моменту появления импульса на первом выходе распределителя

2 остается открытым элемент И З.n+2, и указанный импульс проходит через этот элемент, осуществив перепись сигналов из k информационных разря, дов запоминающего регистра 11 в k-разрядный регистр 12 выдачи кода, При этом с параллельных выходов k-раз-, рядного регистра 12 выдачи кода сни487

4 мают k информационных символов копии, которая сохраняется вплоть до декодирования следующего кодового слова.

Импульс с выхода элемента И З.п+2 переводит триггер 9 в состояние "О", при этом устройство возвращается в исходное состояние, и процесс декодирования заканчивается.

Процесс декодирования продолжается не более 2 циклон работы распрек делителя 2, причем он может быть закончен на любом из циклов (в зависимости от тога, какое кодовое слово принято), Время декодирования равно не более 2 (r+3) тактов работы раск пределителя 2, где r=n/1; 1 - количество элементов совпадения, объединенных по первому входу. Числа и и 1 не обязательно должны быть кратчыми.

В случае, если и делится на 1 с остатком, то r равно целой части n/1 плюс единица. Выбор 1 зависит от максимального количества адресных входов первого дополнительного блока постоянной памяти.

Формула изобретения

Устройство для декодирования корректирующих кодов, содержащее буферный регистр, вход которога является информационным входом устройства„ выходы разрядов соединены с первыми входами одноименных элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, выходы которых соединены с первыми входами одноименн! л элементов И, триггеры, запоминающий регистр, n-k (где n — разрядность кода, k — число информационных разрядов кода) первых выходов которого соединены с вторыми входами, n-k первых элементов ИСКЛЮЧА10ЩЕЕ ИЛИ, k последних выходов запоминающего регистра соединены с вторыми входами последних

k элементов ИСКЛЮЧАЮЩЕЕ ИЛИ и информационными входами k-разрядного регистра выдачи кода, выходы разрядов которого являются выходами устройства, генератор импульсов, выход которого .соединен.с первым входом.(п+1)го элемента.И, распределитель, первый, второй, третий выходы которого соединены соответственно с.первым входом (и+2)-га элемента И, первыми входами первого триггера и счетчика и первым входом запоминающего регистра, выход первого триггера соединен с.вторым входом (n+2)-го элеСоставитель С.Берестевич

Редактор Т.Парфенова Техред М. Ходанич Корректор И.Муска

Заказ 6296/57 Тираж 929 Подписное

ВНИИПИ Государственного комитета СССР

/ по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4

5. 1 мента И, выход которого соединен с управляющим входом регистра выдачи кода и первым входом второго триггера, второй вход которого является входом запуска устройства, инверсный и прямой выходы второго триггера соединены соответственно с вторыми входами счетчика и запоминающего регистра и вторым входом (и+1)-го элемента И, выход которого соединен с входом распределителя, о т л и ч аю щ е е с я тем, что, с целью повышения быстродействия устройства,элементы И разбиты на группы и введены первый; второй и третий блоки памяти и многоразрядный двоичный сумматор, управляющий вход которого подключен к первому выходу распределителя, вы441487 6 ходы соединены с соответствующими входами второго блока памяти, выход которого соединен с вторым входом

5 первого триггера, каждый четвертый выход распределителя подключен к объединенным вторым входам элементов И одноименной группы, выходы одноименных элементов И каждой группы объединены и соединены с соответствующими входами третьего блока памяти, выходы которого соединены с соответствующими информационными входами многоразрядного двоичного сумматора, выходы счетчика соединены с соответственно объединенными входами первых блоков памяти, выходы которых соединены с соответствующими третьими входами запоминающего регистра,