Устройство для определения взаимной корреляционной функции

 

СОЮЗ СОВЕТСКИХ .

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК

„SU» 1 44 2 А1 (51) 4 С 06 F 15/336

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ

К А ВТОРСКОМУ СВИДЕТЕЛЬСТВУ тор 1 тактовых импульсов, делители

2, 3, 9, аналого-цифровые преобразователи 4, 5, коррелятор 6, триггеры

7, 22, элементы И 8, 12, 13, 10 16, 24, элемент ll задержки, экстремальный анализатор 14, элемент 15 сравнения, сумматор 19, регистры 17, 18, 20, 23, блок 21 памяти. В корреляторе производится вычисление поправки к коэффициенту деления делителя, задающего тактовую частоту обработки, которая определяется допплеровской частотой сигнала. Это позволяет увеличить дискретность изменения коэффициента деления, что повышает быстродействие обработки. 2 з.п, ф-лы, 4 ил. (21) 4192553/24-24 (22) 10.02.87 (46) 15.12.88. Бюл. ¹ 46 (75) И.И. Обод (53) 691.3(088.8) (56) Мирский Г.Я. Аппаратурное определение характеристик случайных процессов. M. Энергия, 1972, с. 132-134.

Авторское свидетельство СССР № 691866, кл. G 06 F 15/336, 1977.

1 (54) УСТРОЙСТВО ДЛЯ ОПРЕДЕЛЕНИЯ В3АИМНОЙ КОРРЕЛЯЦИОННОЙ ФУНКЦИИ .(57) Изобретение относится к области вычислительной техники. Целью изобретения является повышение быстродействия. Устройство содержит генераОПИСАНИЕ ИЗОБРЕТЕНИЯ

144481 2

Процесс вычисления взаимной корреляционной функции заканчивается вычислением максимальной величины.

На фиг. 4 показано вычисление значений корреляционной функции при трех различных значениях коэффициента де55

Изобретение относится к вычислительной технике и может быть испо.пьзовано в устройствах пассивной радиолокации.

Целью изобретения является повышение быстродействия.

На фиг. I приведена структурная схема устройства, на фиг. 2 — структурная схема коррелятора; на фиг.3 структурная схема экстремального анализатора; на фиг. 4 — график работы устройства.

Устройство (фиг,. I) содержит генератор 1 тактовых импульсов, дели— тели 2, 3, частоты, аналого-цифровые преобразователи 4, 5, коррелятор 6, триггер 7, элемент И 8,, делитель 9 частоты, элемент И 10, элемент 11 задержки, элементы И 12, 13, экстремальный анализатор 14,элемент 15 сравнения, элемент И 16, регистры 17, 18, сумматор 19, регистр 20, блок 21, памяти, триггер

22, регистр 23, элемент И 24, эле- 25 мент ИЛИ 25.

Коррелятор 6 (фиг. 2) содержит блоки 26, 27 памяти, счетчики 2830, элемент И 31, элемент ИЛИ 32, формирователи 33, 34, элемент И 35, 30 элемент ИЛИ 36, делитель 37, перемножитель 38, накопитель 39, делитель 40, элемент 41 задержки, элемент И 42, элементы ИЛИ 43-45, триггер 46, элемент И 47, элемент ИЛИ 48, 35 триггер 49, элемент ИЛИ 50, выход

51.

Экстремальный анализатор 14 (фиг. 3) содержит регистры 52, 53, элемент 54 сравнения. 40

Принцип работы устройства осно— вывается на следующих положениях.

Вследствие постоянного допплеровского сдвига спектра сигнала последний или сжимается, или растяги- 45 вается по временной оси. С этой це— лью, т.е. для обратного растягивa- ния или сжатия полученного сигнала, изменяется частота дискретизации одного из сигналов, т.е. делается пере- 50 менной с помощью управляемого делителя частоты. ления К,, К, К> Осуществив параболическую интерполяцию, можно более точно определить максимум корреляционной функции. В предлагаемом устройстве и осуществляется вьделение трех значений взаимной корреляционной функции в трех смежных точках, т.е. определяется максимальное значение, одно значение слева и одно значение справа и по этим точкам вычисляется более точное максимальное значение корреляционной функции, т.е. более точно находится допплеровский сдвиг.

Устройство для определения взаимной корреляционной функции работает следующим образом.

В исходном состоянии делитель 9, регистры 17, 18, 20, 23 обнулены.

Триггер 22 находится в нулевом состоянии. На вход запуска поступает импульс запуска. Триггер 7 переключается в единичное состояние. Нулевой код с выхода делителя 9 через открытый элемент И 1 0 и элемент ИЛИ 25 поступает на вход задания коэффициента деления делителя 3.. Тактовые импульсы с генератора I тактовых импульсов, разделенные делителями 2 и 3, поступают на запуск аналого-цифровых преобразователей 4, 5, благодаря че— му входные сигналы подвергаются дискретизации с одинаковой частотой.На выходе коррелятора 6 вьдается взаимная корреляционная функция. Выход корреллятора 6 при этом отключен от выхода устройства, так как элемент И 13 закрыт. Поэтому значения всех ординат коррелограммы поступают только в экстремальный анализатор 14, который вьдает на своем выходе код максимального значения ординаты взаимной корреляционной функции данной реализации. Элемент сравнения 15 производит сравнение кодов, вьдаваемых с анализатора 14 и регистра 17. Если вновь поступивший от экстремального анализатора код превышает код, хранящийся в регистре 17, то на выходе элемента сравнения 15 вьдается единичный потенциал, что разрешает прохождение импульса через элемент

И 16. В результате в регистр 20 за— писывается код, до этого хранившийся в регистре 17, в регистр 17 записывается код с выхода экстремального анализатора !4, а в регистр 18 записывается код с выхода делителя 9.

1444812

45 которая совместно со значением точки

К дает положение максимального значения. Эта поправка вычисляется в блоке 21 памяти, в ячейки памяти которого заложено вычисление выражения (1), пересчитанное в поправку к коэффициенту деления делителя 3, т.е. в ячейке памяти этого блока предварительно записан результат вычисления выражения (1), пересчитанный в поправку к коэффициенту деления делите55, Триггер 22 устанавливается в единичное состояние, что разрешает работу элемента И 24. Если в следующем цикле код, выдаваемый в анализатор 14

5 меньше кода, хранящегося в регистре

17, то состояние регистров 17, 20 и

18 не изменяется, а в регистр 23 записывается код с анализатора 14 и триггер 22 устанавливается в нуле- 1Î вое состояние. Импульс с выхода окончания вычисления ординаты корреля-. тора 6 несет информацию о конце вычисления очередной ординаты корреляционной функции. Этот импульс изме- 15 няет состояние делителя 9. Изменение состояния делителя 9 приводит к изменению коэффициента деления делителя 3; т.е. начинается новый цикл вычислений взаимной корреляционной 20 функции. При появлении импульса на выходе делителя 9 триггер 7 устанавливается в нулевое состояние. Это приводит к открыванию элементов И 12 и 13. В процессе вычисления произошло выделение кода максимальной реализации взаимной корреляционной функции, амплитуда которой хранится в регистре 17, а состояние делителя — в регистре 18. В регистре 20 записан 30 при этом код амплитуды корреляционной функции в точке, ближайшей к точке максимума, находящейся слева от максимума, а в регистре 23 хранится код амплитуды корреляционной функции в точке, ближайшей к точке максимума, находящейся справа от максимума. В регистре 18 находится код делителя 9, соответствующий взаимной корреляционной функции в точке К . Используя 40 трехточечную параболическую интерполяцию, поправку к коэффициенту деления в точке 1 можно найти по выражению ля 3. Поступившие коды с регистров

17, 20 и 23 определяют ячейку памяти, в которой предварительно записан результат. Этот результат считывается с блока 21, суммируется в сумматоре 19 со значением кода, хранящимся в регистре 18, и поступает через открытый элемент И 12 и элемент

ИЛИ 25 на вход делителя 3. Делитель

3 начинает выдавать импульсы, максимально учитывающие допплеровскую частоту. В результате этого на выходе устройства,,т ° е. на выходе элемента

И 13, выдается взаимная коррелляциоиная фуйкция процесса, максимально учитывающая наличие допплеровского сдвига.

Коррелятор 6 работает следующим образом.

Так как импульсы квантования на входы запуска АЦП поступают в разное время за счет. разного коэффициента деления делителей 2 и 3, то реализовать вычисление взаимной, корреляционной функции непосредственно затруднительно, поэтому поступающие на первый и второй информационные входы коррелятора 6 коды записываются в блоки памяти 26 и 27 по импульсам квантования, поступающим на соответствующие входы записи информации коррелятора.

Вначале триггер 49 находится в единичном состоянии, а триггер 46 — в нулевом. При полном заполнении блоков памяти,т.е. по заднему фронту импульса, с выхода последнего разряда счетчика 28 срабатывает формирователь 33 и вырабатывает импульс, который устанавливается триггер 49 в нулевое состояние, триггер 46 — в единичное, обнуляет счетчик 29 и устанавливает единичный код в счетчик 30.

Начинается вычисление первой ординаты взаимной корреляционной функции. Для этого импульсы с выхода делителя 40 проходят через элемент И 47, элементы ИЛИ 32 и 43 на счетные входы счетчиков 28 и 29. Блоки памяти работают только на считывание. Считанные результаты перемножаются в перемножителе 38 и накапливаютсц в накопителе

39. Заканчивается цикл вычисления ординаты корреляционной функции по заднему фронту с выхода предпоследнего разряда счетчика 28. По этому фронту срабатывает формирователь 34; с выхода которого импульс поступает

40

5 14448 на выход окончания вычисленной ординаты коррелятора 6, „ а также устанавливает счетчик 28 в нулевое состояние, переписывает состояние счет5 чика 30 в счетчик 29 и с задержкой, определяемой элементом 41, прибавля.ет к содержимому счетчика 30 единицу.

Кроме того, этот импульс поступает на вход делителя 37. Начинается цикл вычисления следующей ординаты взаимной корреляционной функции. В дальнейшем процесс работы коррелятора аналогичен. По окончании вычислений всех ординат взаимной корреляционной функции на выходе делителя 37 вырабатывается импульс окончания вычислений коррелятора, по которому триггер

49 устанавливается в единичное состояние, а триггер 46 — в нулевое состояние.

Формула изобретения

1. Устройство для определения взаимной корреляционной функции, содержащее два аналого-цифровых преобраза- 2б вателя, коррелятор, генератор тактовых импульсов, три делителя частоты элемент" ИЛИ, экстремальный анализатор, первый триггер, элемент сравнения, три элемента И, два регистра, причем информационные входы первого и второго аналого-цифровых преобразователей являются соответствующими информационными входами устройства, выход и вход запуска первого аналого- 35 цифрового преобразователя соединены соответственно с первым информацион— ным входом коррелятора и с выходом первого делителя частоты, вход которого соединен с выходом генератора тактовых импульсов, и с информационным входом второго делителя частоты, вход задания коэффициента деления которого соединен с выходом элемента ИЛИ, а выход соединен с входом за- 4r пуска второго аналого-цифрового преобразователя, выход которого соединен с вторым информационным входом коррелятора, информационный выход которого соединен с информационным вхо- б0 дом экстремального анализатора, выход которого соединен с первым входом элемента сравнения, выход первого регистра соединен с вторым входом эле1 мента сравнения, инверсный выход пер.— r5 вого триггера соединен с первыми входами первого и второго элементов И, второй вход первого элемента И соединен с информационным выходом коррепятора, 12 6 выход первого элемента И является выходом устройства, выход BtopoI элемента И соединен с первым входом элемента ИЛИ, первый вход третьего элемента И соединен с прямым выходом первого триггера, вход установки в

"1" которого соединен с входом запуска генератора тактовых импульсов и является входом запуска устройства, о т л и ч а ю щ е е .с я тем, что, с целью повышения быстродействия, в него введены с четвертого по шестой элементы И, третий и четвертый регистры, элемент задержки, блок памяти, сумматор и второй триггер, прямой выход которого соединен с первым входом четвертого элемента И, второй вход которого соединен с выходом окончания вычислений коррелятора, с вторым входом третьего элемента И, с входом элемента задержки и с первым входом пятого элемента И, второй вход которого соединен с выходом элемента сравнения, а выход соединен с тактовыми входами первого, второго и третьего регистров и с входом установки в "1" второго триггера, вход установки в "0" которого соединен с выходом четвертого элемента И и с тактовым входом четвертого регистра, информационный вход которого соединен с информационным входом первого регистра и с выходом экстремального анализатора, разрядные адресные входы первой, второй и третьей групп блока памяти соединены соответственно с разрядными выходами первого, третьего и четвертого ре гистров, выход первого регистра соединен с информационным входом третьего регистра, выход блока памяти соединен с первым входом сумматора, второй вход которого соединен с выходом второго регистра, а выход соединен с вторым входом- второго элемента И, второй вход элемента ИЛИ соединен с выходом четвертого элемента И, первый вход которого соединен с прямым выходом первого триггера, а второй вход соединен с первым выходом третьего, целителя частоты, вход установки в "0" которого совдинен с входом разрешения работы коррелятора и с входом установки в "1" первого триггера, тактовый вход коррелятора соединен с выходом генератора тактoBbIx импульсов, входы тактирования записи информации по первому и вто1444812 рому входам коррелятора соединены соответственно с выходами первого и второго делителей частоты, выход окончания вычислений ординаты корS релятора соединен с входом разрешения записи экстремального анализатора, вход уставки в "0" которого через элемент задержки соединен с выходом окончания вычислений коррелято- 10 ра, выход первого элемента И соединен с информационным входом третьего делителя частоты, первый и второй выходы которого соединены соответственно с информационным входом второго ре 15 гистра и входом установки в "0" первого триггера.

2. Устройство по п. 1, о т л и— ч а ю щ е е с я тем, что коррелятор содержит два блока памяти, четыре элемента И, семь элементов ИЛИ, три счетчика, элемент задержки, два формирователя, два делителя, перемножитель, два триггера, накопитель, при- 25 чем выход накопителя является информационным выходом коррелятора, вход накопителя соединен с выходом перемножителя, первый вход которого соединен с выходом первого блока памяти, информационный вход которого является первьп1 информационным входом коррелятора, тактирующий вход записи информации первого блока памяти соединен с выходом первого элемента

И и первым входом первого элемента .ИЛИ, выход которого соединен со счетным входом, первого счетчика, разрядные выходы которого соединены с со-. ответствующими разрядными адресными 40 входами первого блока памяти, последний разрядный выход первого счетчика соединен через первый формирователь с первым входом второго элемента ИЛИ, с пеРвым входом тРетьего элемента ИЛИ, с 45 входом установки в "1" первого триггера, с входом установки в "0" второго триггера, прямой выход первого триггера соединен с первым входом второго элемента И, второй вход которого соединен с выходом первого делителя, вход которого является тактовым входом коррелятора, информационный вход второго блока памяти является вторым информационным вхо55 дом коррелятора, выход второго блока памяти соединен с вторым входом перемножителя, а разрядные адресные входы — с соответствующими разрядными выходами второго счетчика, счетный вход которого соединен с выходом четвертого элемента ИЛИ, первый вход которого соединен с выходом третьего элемента И, первый вход которого является входом тактирования записи информации по второму входу коррелятора, первый вход первого элемента И является входом тактирования записи информации по первому входу коррелятора, второй вход первого элемента И соединен с вторым входом третьего элемента И и с прямым выходом второго триггера, инверсцый выход которого соединен с первым входом четвертого элемента И, второй вход которого соединен с выходом второго формирователя, вход которого соединен с предпоследним разрядным выходом первого счетчика, вход установки в "0" которого соепинен с выходом пятого элемента ИЛИ, первый вход которого соединен с информационным входом второго делителя, с входом элемента задержки, с входом разрешения записи второго счетчика, с выходом четвертого элемента И, выход которого является выходом окончания вычислений ординаты коррелятора, выход второго делителя соединен с первыми входами шестого и седьмого элементов ИЛИ и является выходом окончания вычислений коррелятора, вход установки в "0" второго делителя соединен с вторыми входами второго, пятого, шестого и седьмого элементов ИЛИ, входом установки в "0" третьего счетчика и является входом разрешения работы коррелятора, каждый разрядный выход третьего счетчика соединен с соответствующим разрядным входом второго счетчика, счетный вход третьего счетчика соединен с выходом третьего элемента ИЛИ, второй вход которого соединен с выходом элемента задержки, вход установки в

"0" второго счетчика соединен с выходом второго элемента ИЛИ, выход шестого элемента ИЛИ соединен с входом установки в "0" первого триггера, а выход второго элемента И соединен с вторыми входами первого и четвертого элементов ИЛИ. * . Устройство по и. 1, о т л и ч ф;:ю щ е е с я тем, что экстремальный анализатор содержит два регистра, элемент сравнения, причем

1444812 инфо рма цио нный вход первого регистра является информационным входом экстр мального анализатора, вход разрешения записи первого регистра является входом разрешения записи экстремального анализатора, выход первого регистра соединен с информационным входом второго регистра и с первым входом элемента сравнения, выход которого соединен с входом разрешения записи второго регистра, выход кото5 рого соединен с вторым входом элемента сравнения и является выходом экстремального анализатора, вход установки в "0" второго регистра является входом установки в "0" экс10 тремального анализатора.

l 4448 I 2

w(z)

w(s)

И/(1)

Составитель В. Орлов

Редактор M. Циткина Техред А,Кравчук Корректор В. Романенко

Заказ 6508/50 Тираж 704 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4