Полупроводниковое оперативное запоминающее устройство с коррекцией информации

 

Изобретение относится к вычислительной технике, в частности к .- тегральным полупроводниковым запомннающим устройствам. Цель изобрете ния - упрощение устройства. Устрой

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (51}4 С 11 С 11 40

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А ВТОРСНОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 4135845/24-24 (22) 13 ° 10,86. (46) 23. 11 ° 88. Бюл. М 43 (72) P.À.Ëàøåâñêèé и F.ß.Ïoïîâà (53) 681.326 (088. 8) (56) Микроэлектроника. Т,7, вып,4, 1978, с. 328, Авторское свидетельство СССР

У 1295446, кл. G 11 С 11/00, 1986.

„„SU„„1439679 А1 (54) 11ОЛУПРОВ ОДНИКОВОЕ ОПЕРАТИВНОЕ

ЗАПОМИНА10ШЕ".. УСТРОЙСТВО С КОРРЕКЦИЕЙ

ИНФОРИА1(ИИ (57} Изобретение относится к вычислительной технике, в частности к ин тегральнмм полупроводниковым аапоми" нающим устройствам„ Цель изобретения — упрощение устройства, Устрой4ь

ОЭ

Ж

Cb

° Д

1439679 ство содержит накопитель 5 с ячейками 1 памяти информационных разрядов и ячейками 2 памяти контрольных pasрядов, объединенных в группы, например, по байтам, дешифратор 3 адреса, адресные усилители 4, блоки 10 коррекции, элемент ИЛИ 11, элементы 12 и 13 задержки. В процессе записи производится контрольное чтение информации в блоки 10 коррекции и сравнение в них считанной и записанной информации. В случае ошибки информация з писывается повторно, но в инверсном коде, причем в ячейку 2 контрольного разряда соответствующей группы разрядов накопителя записывается и и сигнал Лог.l, а при считывании выполняется инверсия данных, Таким образом исправляются однобитовые

)шибки в каждой группе разрядов (байте) накопителя 5. Упрощение устройства достигается путем уменьшения числа адресных усилителей 4 за счет подключения выхода каждого из них к входам ячеек памяти одноименных разрядов разных групп (байтов), 1 ил.

Изобретение относится к вычислительной технике, в частности к интегральным полупроводниковым запоминающим устройствам.

Цель изобретения: - упрощение уст- 5 ройс тва, Па чертеже изображена структурная схема предлагаемого устройства, Устройство содержит ячейки 1 памяти информационных разрядов накопителя, ячейки 2 памяти контрольных разрядов накопителя, дешифратор 3 адреса, адресные усилители 4, накопи тель 5, информационные входы б и выходы 7, входы разрешения записи 8 и чтения 9, блоки 10 коррекции, эле" мент ИЛИ 11, первый 12 и второй 13 элементы задержки, Каждый .блок 10 коррекции содержит блок 14 записи контрольного разряда, 20 элементы Неравнозначность ) 5, бло ки 16 считывания информационных разрядов, блок J7 считывания контрольного разряда, элементы Неравнозначность l8, блок 1 9 сравнения, регистры 20 информации, регистры 21 кон",рольных данных, элемент И 22 и

ИЛИ 23 и блоки 24 записи информации, Блок l 9 сравнения содержит элементы Неравнозначность 25 и . И 26.

Устройство работает сяедующим образом, Сигналы адреса с входов дешифратора 3 поступают на входы усилителей 4 и открывают адресные транзисторы выбранных дешифратором 3 ячеек 1 и 2.

Информационные сигналы с входов 6 через элементы Неравнозначность 18 и задержки 13 подаются на информационные входы-выходы ячеек 1 и 2 и по сигналу разрешения записи, поступающему с выхода элемента ИЛИ 23, осуществляется запись информации в выбранные ячейки l и 2 накопителя 5. Информация в ячейки 1 и 2 записывается в прямом коде, так как на вторые входы элементов Неравнозначность 18 подается сигнал "Лог,0" с выхода элемента

И 22 (так как на его вход еще не пришел сигнал разрешения записи с выхода 13 задержки). Тот же сигнал с выхода элемента И 22 поступает на вход блока 14 и одновременно с записью информации в ячейки 1 в ячейку 2 запиcblBается сигнал "Лог.0, свидетельствующий о том, что информация в ячейки 1 записана в прямом коде.

Затем сигнал разрешения записи,: задержанный. элементом 12 задержки, через элемент ИЛИ 11 подается на входы разрешения считывания регистров 20 и 21. В процессе контрольного считывания информация из выбранных ячеек 1 и 2 считывается в регистры 20 и 21 и поступает на входы соответствующих элементов Неравнозначность 25 блока 19, IIa другие входы которых подается записываемая информация, Производится поразрядное сравнение записанной и считанной в процессе контрольного считывания информации и, если она совпадает, то на всех вы>-о!

439679.

10

40

ВНИИПИ Заказ 6085! 53

Тираж 5"0 Подписное

Произв.-полигр. пр-тие, г. Ужгород, ул. Проектная, 4 дах элементов 25. формируются сигна11 11 лы Лог.1, а на выходе блока 19—

ll сигнал Лог. 0", свидетельс твуюший об отсутствии ошибки в записанной по данному адресу информации. На этом процесс записи заканчивается, При этом, на входе элемента И 22 появляется сигнал, "Лог.0 1 и сигнал разрешения записи с выхода элемента 13 задержки не проходит на блоки 14 и 24 ° Если же информация, считанная из накопителя 5 в процессе контрольного считывания информации, котя

-бы в одном разряде не совпадает с эа" писанной в нее, то на выходе блока 19 формируется сигнал ошибки - "Лог..1".

Сигнал разреш ния записи с выхода элемента 13 задержки через элемент

И 22 поступает на входы разрешения . записи блоков 14 и 24 и на вторые входы элементов Неравнозначность 18, вызывая повторную запись информации в инверсном коде в накопитель 5.

При повторной записи в ячейку 2 записывается сигнал "Лог.1", свидетельствующий о том, что в ячейках 1 по данному адресу хранится информация в инверсном коде.

В режиме считывания дешифратор 3 через усилители 4 отпирает адресные транзисторы в соответствующих ячейках 1 и 2 памяти. По сигналу разрешения чтения, приходящему с входа 9 через элемен- ИЛИ 11 на входы регистров 20 и 21, в последние считывается информация из выбранных ячее. . 1 и 2 памяти. Сигналы с выхода ячейки 2 поступают в блок 17, а с его выхода — на вторые входы элементов

Неравнозначность 15, на первые входы которых подаются сигналы из регистров 20. Если при записи не формируется сигнал ошибки, нет повторной записи и в ячейке 2 по данному ад, ресу хранится сигнал "Лог.0", то информация из регистров 20 проходит через элементы 15 в блоки 16 без инверсии. В противном случае производится инверсия считываемой из ячеек 1 информации по данному адресу.

Пробой подзатворного диэлектрика одного из адресных транзисторов ячейки 1 или 2 создает двухбитовую ошибку в слове накопителя 5, так как к выходу каждого усилителя 4 подключены входы ячеек 1 или 2 двух разрядов.

Однако выбранные ячейки 1 или 2 принадлежат к разным группам разрядов накопителя 5 и ошибки в них исправляются блоками 10 независимо друг от друга, как однобитовые.

Подключение выхода усилителя 4 к входам нескольких ячеек 1 или 2 приводит к упрощению устройства и уменьшению площади кристалла, а уменьшение числа элементов и площади кристалла ведет к увеличению надежности и повышению выхода годных микросхем.

Ф о р м у л а и э о б р е т е Н и я

Полупроводниковое оперативное за-. поминающее устройство с коррекцией информации., содержащее дешифратор адреса, элемент ИЛИ, первый н второй элементы задеряжи, группы адресных усилителей, накопитель и блоки коррекции, причем контрольные входы-выходы каждого блока коррекции подключены к информационным выходам-входам разрядов грунпы накопителя, информационщ е входы и выходы блоков коррекции являются информационными входами и выходами устрой тва, причем первые входы разрешения записи блоков коррекции и вход первого элемента задержки объединены и являются входом разрешения записи устройства, выход первого элемен-.а задержки подключен к входу второго элемента задержки и первому входу элемента ИЛИ, второй вход которого является входом разрешения чтения устройства, выходы элемента ИЛИ соединены с входами разрешения чтения блоков коррекции, вторые входы Разрешения записи которых подключень1 к выходу второго элемента задержки, входы дешифратора адреса являются адресными входами устройства, каждый выход дешифратора адреса соединен с входами адресных усилителей соответствующей группы, о т л ич а ю щ е е с я тем, что, с целью упрощения устройства, в нем выход каждого адресного усилителя группы подключен к адресным входам одноимен55 ных Разрядов гРупп накопителя,