Матричное устройство для деления

 

Изобретение относится к в ычислительной технике и может быть исподьзовано при построении однотактных матричных делителей повьгаенного бы-- стродействия. Целью изобретения является сокращение аппаратурных затрат. Поставленная цель достигается тем, что матричное устройство для деления, содержащее матрицу ячеек 1, группу одноразрядных полусумматоров 2 группу одноразрядных сумматоров 3, группу элементов ИСКЛЮЧАЮЩЕЕ ШШ 5, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 7 и элемент НЕ 8, содержит группы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 4,6 и элемент И 9 с соответствующими связями. 1 з.п..ф-лы, 2 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУбЛИК (1) 4 G 06 F 7/52

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

H ABJOPCHOMY СВИДЕТЕЛЬСТВУ

УО

Фиг. 1

ГОСУДАРСТВЕННЫЙ HOMHTET

ПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМ

ПРИ ГКНТ СССР (21) 4294151/24-24 (22) 05.08.87 (46) 28.02.89. Бюл. У 8 (72) С.А. Волощенко (53) 681.325(088.8) (56) Авторское свидетельство СССР

Р 1247863, кл. G 06 F 7/52, 1985.

Авторское свидетельство СССР М 1 035602, кл. G 06 Р 7/53, 1981. (54) 11АТРИЧНОЕ УСТРОЙСТВО ДЛЯ ДЕЛЕНИЯ (57) Изобретение относится к вычислительной технике и может быть использовано при построении однотакт„„SU„„1462297 д1 ных матричных делителей повьппенного быстродействия. Целью изобретения является сокращение аппаратурных затрат. Поставленная цель достигается тем, что матричное устройство для деления, содержащее матрицу ячеек 1, группу одноразрядных полусумматоров 2, группу одноразрядных сумматоров 3, группу элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 5., элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 7 и элемент НЕ

8, содержит группы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 4,6 и элемент И 9 с соответствующими связями. 1 з.п. ф-лы, 2 ил.

1462297

Изобретение относится к вычислительной технике и может быть использовано при построении однотактных делителей матричного типа для выпол5 иения операции деления в дополнительном двоичном коде.

Целью изобретения является сокращение аппаратурных затрат.

На фиг. 1 представлена схема пред- 10

Лагаемого матричного устройства для

Деления (при разрядности равной четырем)1 на фиг, 2 — схема ячейки матРицыа !

Устройство (фиг. 1) содержит ячей-15

« и 1 матрицы, группы одноразрядных

«1олусумматоров 2, группу одноразряд«ных сумматоров 3, вторую группу элементов ИСКЛ1ОЧАЮЩЕЕ ИЛИ 4, первую

1руппу элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 5, 20 третью группу элементов ИСКЛОЧАЮЩЕЕ

ИЛИ 6, элемент ИСКЛ1ОЧАЮЩЕЕ ИЛИ 7, Элемент НЕ 8, элемент И 9, входы 10 и 11 соответственно знаков делимого и делителя устройства, выход 12 зна- 25 ка частного устройства, группы входов 13 и 14 соответственно делимого и делителя устройства, группу выходов 15 частного устройства, группу выходов 16 остатка устройства.

Ячейки 1 матрицы (фиг. 2) содержат первый выход 17 ячейки 1 матрицы, Одноразрядный сумматор 18, однораз. рядный коммутатор 19, первый и второй информационные входы 20 и 21 ячейки 1 матрицы, вход 22 перейоса и выход 23 переноса ячейки 1 матрицы, управляющий вход 24

«рейки 1 матрицы, второй выход 25 ячейки 1 матрицы. 40

Номера строк в устройстве возрастают сверху вниз, а столбцов слева направо. Аналогична нумерация элементов в группах. 45

Устройство работает следующим образом.

Дополнительный код делимого X в

2? +1 разрядов (знак с 2N — Разрядной 50 мантиссой) поступает на входы 10 и

13 устройства. Делитель у в N+1 разрядов поступает на входы 11 и 14.

Знак частного формируется элементом

ИСКЛЮЧАЮЩЕЕ ИЛИ 7 и поступает на выход 12 устройства, а N-разрядное частное, после завершения переходного процесса в устройстве — на выходах 15. Между величинами делимого и делителя должно соблюдаться соотношение / х /c /у /.

Вычисление цифр частного осуществляется итерационно, начиная со старших разрядов. Основными действиями итераций являются вычитание из очередного остатка делителя и формирование по знаку разницы следующего очередного остатка. Для выполнения вычитаний используются сумматоры 18 ячеек 1, а формирование очередных остатков осуществляется коммутаторами 19 этих же ячеек.

Для выполнения вычитания формируется такой код делителя, чтобы его знак был всегда противоположен знаку очередных остатков (у всех очередных остатков знак один и тот же и совпадает со знаком делимого), Формирование требуемого кода делителя выполняется группой элементов

ИСКЛ1ОЧАЮЩЕЕ ИЛИ 4 и и ередачей сигнала с выхода элемента НЕ 8 на входы переноса сумматоров последних ячеек каждой строки матрицы.

Первая итерация выполняется в ячейках 1 первой строки матрицы.

Здесь из сдвинутого на один разряд в сторону старших разрядов кода нулевого остатка Q, которым является код делимого, вычитается код делителя. Полученный на выходах одноразрядных сумматоров этих ячеек код может быть первым очередным остатком если его величина по модулю больше делителя. Если это так (проверка условия /Q „ /7/у / осуществляется первым элементом группы ИСКЛЮЧАЮЩЕЕ ИЛИ 5), то код с выходов сумматоров ячеек первой строки матрицы через первые входы коммутаторов этих же ячеек передается в ячейки второй строки без изменения. В противном случае он восстанавливается путем передачи кода Q через вторые входы коммутаторов. Таким образом, на выходах коммутаторов ячеек первой строки матрицы формируется первый очередной остаток Я,.

Аналогичным образом происходит определение второго очередного остатка

Q, вычисляемого в ячейках 1 второй строки матрицы. В сумматорах этих ячеек вычисляется разность, и если, /Q, / /у! (в этом случае на втором элементе ИСКЛЮЧАЮЦ1ЕЕ ИЛИ 5 — "1"), на выходах коммутаторов ячеек форми62?97 4 (К+1) -го одноразрядного полусум50

55 руется Q, равный Q, ó, в противном случае Q< равен Q

В последующих строках матрицы выполняются те же действия, Окончательный остаток от деления Q ôîðìèруется на выходах 16 устройства.

Помимо функции управления коммутаторами ячеек при вычислении очередных остатков, каждый р-й элемент

ИСКЛЮЧАЮЩЕЕ ИЛИ 5 группы совместно с р-ым элементом ИСКЛЮЧАЮЩЕЕ ИЛИ 6 группы участвует в формировании р-й цифры частного. Значение р-й цифры частного равно "1", если (Q р,/ 7i/у1 или "0, если/Q, /< у для случая, когда знаки делимого и делителя равны. Когда знаки делимого и делителя не равны, то условие, по которому определяется р-я цифра частного, меняется на противоположное. Последнее обеспечивается инвертированием сигналов, проходящих через группу элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 6, когда знак частного равен единице.

Полусумматоры 2 и .сумматоры 3 групп обеспечивают коррекцию (округление) мантиссы частного, Необходимость округления обусловлена особенностью деления чисел в дополнительных кодах, требующей вычисления (И+1)-й цифры частного (что выполняется группой сумматоров 3 и элементом И 9), с последующим добавлением ее в младший разряд результата (выполняется в группе полусумматоров 2) ..

Формула изобретения

1. Матричное устройство для деления, содержащее матрицу ячеек, группу полусумматоров одноразрядных, группу одноразрядных сумматоров, первую группу элементов ИСКЛЮЧАЮЩЕЕ

ИЛИ, элемент ИСКЛЮЧА10ЩЕЕ ИЛИ и элемент НЕ, причем первый и второй входы элемента ИСКЛЮЧА10ЩЕЕ ИЛИ подключены к входам знаков делимого и делителя устройства, выход элемента

ИСКЛЮЧАЮЩЕЕ ИЛИ соединен с выходом знака частного устройства, выходы одноразрядных полусумматоров группы являются соответствующими выходами частного группы устройства, выход переноса (К+1)-ro (К = 1-N-1, Nразрядность частного) одноразрядного сумматора группы соединен с вхо.дом переноса К-го одноразрядного сумматора группы, выход переноса.5

45 мятора группы соединен с входом переноса К-ro одноразрядного полусумматора группы, вход переноса К-й ячейки р-й строки матрицы соединен с выходом переноса (K+I) -й ячейки р-й строки матрицы (р = 1-Р), управляющий вход (К+1)-й ячейки р-й строки матрицы соединен с управляющим выходом К-й ячейки р-й строки матрицы, первый выход р-й ячейки К-й строки матрицы соединен с первым информационным входом р-й ячейки (К+1)-й строки матрицы, второй выход (К+1)-й ячейки К-й строки матрицы соединен с вторым информационным входом К-й ячейки (К+1)-й строки матрицы, выход р-ro элемента ИСКЛЮЧАЮl

ЩЕЕ ИЛИ первой группы соединен с управляющим входом первой ячейки р-й строки .матрицы, вторые выходы ячеек последней строки матрицы являются соответствующими выходами остатка группы устройства и соединены с входами первых слагаемых соответствующих одноразрядных сумматоров группы, входы, кроме первого, делимого группы устройства соединены соответственно с вторыми информационными входами р-ых ячеек первой строки и N-ых ячеек (К+1)-й строки матрицы, о т— л и ч а ю щ е е с я тем,что, с целью сокращения аппаратурных затрат, оно содержит вторую и третью группы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ и элемент

И, причем входы делителя группы устройства соединены с входами соответствующих элементов ИСКЛЮЧАЮЩЕЕ ИЛИ второй группы, выходы которых соединены с первыми информационными входами соответствующих ячеек первой строки матрицы, выход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ соединен с входом второго слагаемого первого одноразрядного сумматора группы, с первыми входами элементов ИСКЛЮЧАЮЩЕЕ ИЛИ третьей группы и с входом элемента НЕ, выход которого соединен с вторыми входами элементов ИСКЛЮЧАЮЩ1ЕЕ ИЛИ второй группы, с входами переноса N-ых ячеек р-й строки матрицы и с первым входом элемента И, выход которого соединен с входом переноса N-ro одноразрядного сумматора группы, первые выходы ячеек N-й строки матрицы соединены соответственно с входами второго слагаемого (К+1)-го одноразрядного сумматора группы и с

1462297

Составитель А. Клюев

Техред Л.Олийнык

Корректор C. 1ерни

Редактор Ю. Середа

Подписное

Заказ 712/46 Тираж бб7

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

11303 >, Москва, Ж-35, Раушская наб., д. 4/S

Производственно-издательский комбинат "Патент", г. Ужгород, ул, Гагарина,101 вторым входом элемента И, первый вход делимого группы устройства соединен с первым входом первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ первой группы„ второй выход первой ячейки К-й строки матрицы соединен с первым входом (К+1)-ro элемента ИСКЛЮЧАЮЩЕЕ ИЛИ первой группы, выход переноса первой ячейки р-й строки соединен с 10 вторым входом р-ro элемента ИСКЛЮЧАЮЩЕЕ ИЛИ первой группы, выход которого соединен с вторым входом р-го элемента ИСКЛЮЧАЮЩЕЕ ИЛИ третьей г руп-; пы, выход которого соединен с входом 15 слагаемого p-ro одноразрядного полу:сумматора группы, выход суммы первого ;одноразрядного сумматора группы сое- динен с входом переноса N-ro однораз:,рядного полусумматора группы. ?О

2. Устройство по п, 1, о т л и— ч а ю щ е е с я тем, что ячейка матрицы содержит одноразрядный сумматор и одноразрядный коммутатор, причем первый информационный вход ячейки матрицы соединен с входом первого слагаемого одноразрядного сумматора и является первым выходом ячейки матрицы, второй выход которой соединен с выходом одноразрядного коммутатора,управляющий вход которого соединен с управляющими входом и выходом яч ейки матрицы, вход и выход переноса которой соединены соответственно с входом и выходом переноса одноразрядного сумматора, выход суммы которого соединен с первым информационным входом одноразрядного коммутатора, второй информационный вход которого соединен с входом второго слагаемого одноразрядного сумматора и с вторым информационным входом ячейки матрицы.