Устройство для отладки программ

 

Изобретение относится к вычислительной технике, а именно к устройствам для программного управления, и может быть использовано при разработке и отладке программ для ЭВМ. Цель изобретения - повышение быстродействия при отладке программ. Устройство для отладки программ содержит регистры 1-3 базового адреса, схемы 4 и 5 сравнения, элемент ИЛИ 6, элементы И 7 и 8, блок 9 памяти, вход 10 адреса зоны памяти зон, вход 11 устройства, блок 12 памяти, элемент 13 задержки, регистр 14 базового адреса, блок 15 памяти, дешифратор 16, вход 17 обращения устройства, выход 18 сигнала прерывания. 1 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (19) (11) (5)) 4 G 06 F 11/28

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ П(НТ СССР

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

{21) 4307704/24-24 (22) 17. 09.87 (46) 07.04.89. Бюл. Н- 13 (72) И.Л. Сигалов и В.А. Фараджев (53) 681.3(088.8) (56) Заявка Японии N 53-41497, кл. G 06 F 11/00, 1978.

Авторское свидетельство СССР

Ф 962945, кл. G 06 F 11/28, l980. (54) УСТРОЙСТВО ДЛЯ ОТЛАДКИ ПРОГРАММ (57) Изобретение относится к вычислительной технике, а именно к устройствам для программного управления, и может быть использовано при разработке и отладке программ для

ЭВМ. Цель изобретения — повьппение быстроцействия при отладке программ.

Устройство для отладки программ содержит регистры 1-3 базового адреса, схемы 4 и 5 сравнения, элемент ИЛИ 6, элементы И 7 и 8, блок 9 памяти, вход 10 адреса зоны памяти зон, вход

11 -устройства, блок 12 памяти, элемент 13 задержки, регистр 14 базового адреса„ блок 15 памяти, дешифратор 16, вхоц 17 обращения устройства, выход 18 сигнала прерывания. 1 ил.

1471195

Изобретение относится к вычислительной технике, а именно к устройствам для программного управления, и может быть использовано при разработке и отладке программ для ЭВМ.

Целью изобретения является повышение быстродействия при отладке программ.

На чертеже приведена структурная схема предлагаемого устройства.

Устройство для отладки программ содержит первый 1, второй 2, третий

3 регистры базового адреса, первую 4 и вторую 5 схемы сравнения, элемент

ИЛИ 6, первый 7 и второй 8 элементы И,, первый блок 9 памяти, вход 10 адреса зоны памяти,зон, адресный вход 11 устройства, третий блок 12 памяти, элемент 13 задержки, четвертый регистр 14 базового адреса, второй блок 15 памяти, дешифратор 16, вход

17 обращения устройства и выход 18 прерывания.

Устройство работает следующим образом.

Предварительно в первый регистр 1 заносится адрес ячейки блока 9, которая из-за ошибки в программе искажается. Регистр 14 загружается адресом, второй соответствует адресу блока 15. Регистр 3 загружается адресом ячейки блока 12, в которой записан адрес зоны, в состав которой входит искажаемая ячейка. Например, известно, что в зоне А искажается ячейка С, которая в результате неверной работы различных программ комплекса искажается. При обращении к блоку 9 на входе 17 устройства появляется сигнал обращения, а на входе 10 — адрес .зоны. Блок 12 содержит начальные адреса всех оперативных зон, расположенных в блоке 9.

Конструктивно блок 12 представляет собой блок постоянной и полупостоянной памяти, работающий только на считывание. Занесение в него информации производится на каком-то специальном оборудовании, которое в состав предлагаемого устройства не входит.

Если обращение происходит по любому адресу, несовпадающему с адресом, набранным в регистре 3, происходит считывание базового адреса из блока 12. Считанный адрес проходит через открытый элемент (группу элементов)

:И 7, через элемент (группу элементов) ИЛИ 6 и поступает на вход второго регистра 2.На вход записи регистра 2 поступает сигнал обращения с входа 17 устройства, которьгй, пройдя через элемент

13, запишет в регистр 2 информацию, считанную с блока 2. Время задержки элемента 13 равно времени считывания блока 12 и прохождения через элементы И 7 и ИЛИ 6. Элемент И 7 открыт, так как на выходе схемы 4 нулевой потенциал (нет сравнения).

Дешифратор 16 дешифрирует содержимое регистра 2 и вырабатывает сигнал обращения, который поступает на вход блока 15 ° На входе 11 устройства присутствует адрес ячейки блока 9, но которому читается (записывается) .информация. Если происходит обращение к зоне, которая интересует отладчика (адрес которой набран на регистре 3) на выходе схемы 4 появляется единичный потенциал, который блокирует прохождение информации с выхода блока 12 через элемент И 7 и разрешает прохождение информации с выхода регистра

14 через элемент И 8 и элемент ИЛИ 6 на вход регистра 2.

Дешифратор 16 вырабатывает сигнал обращения к блоку 15, т.е. если известно, что в блоке 9 присутствует зона А, в которой находится ячейка В, эта зона из блока 9 исключается и переносится в блок 15. Все программы, которые на законном основании обращаются к зоне А, обращаются к блоку 15. Если в каких-то программах за счет ошибок (отсутствие базирования) неверное, незапланированное об= ращение к зоне А, на входе 11 будет присутствовать адрес ячейки В зоны А . блока 9, что является ошибкой. К адресам зоны А блока 9 вообще не долж-но быть никаких обращений. При этом схема 5 зафиксирует момент сравнения текущего адреса с адресом, набранным на регистре 1 (ячейки В зоны А),и выдает сигнал на вход 18 устройства, который будет принят как сигнал прерывания либо сигнал останова.

Таким образом, сигнал прерывания вырабатывается не при каждом обращении к данной яяейке, а только при возникновении незапланированного обращения.

Формул а и з о бр е те ния

Устройство для отладки программ, содержащее три регистра базового адреса, две схемы сравнения, два эле1471195

Составитель И. Сафронова

Техред Л.Олийнык Корректор,Л. Пилипенко

Редактор А. Шандор

Заказ 1609/50

Тираж 667

Подписное ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", г.Ужгород, ул. Гагарина, 101 мента И, элемент ИЛИ, причем первый информационный вход первой схемы сравнения подключен к входу адреса зоны устройства, выход первой схемы сравнения соединен с управляюп лм входом первого элемента И, первый и второй информационные входы второй схемы сравнения подключены соответственно к адресному входу устройства и выходу первого регистра базового адреса, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия при отладке программ, устройство содержит три блока памяти, дешифратор, четвертый регистр базового адреса, причем адресные входы первого и второго блоков памяти подключены к адресному входу устройства, первый выход дешифратора соединен с входом обращения первого блока памяти и входом разрешения второй . схемы сравнения, второй выход и вход дешифратора соединены соответственно с входом обращения второго блока .памяти и выходом второго регистра базового адреса, вход записи и информационный вход которого соединены соответственно с выходом элемента задержки и выходом элемента ИЛИ, выход третьего блока памяти соединен с информационным входом первого элемента И, выход которого соединен с первым входом элемента ИЛИ, второй вход которого подключен к выходу второго

1р элемента И, управляющий и информа-ционный входы которого соединены соответственно с выходом первой схемы сравнения и выходом первого регистра базового адреса, второй информационный вход первой схемы сравнения подг ключей к выходу третьего регистра базового адреса,.адресный вход третьего блока памяти подключен к входу адреса зоны устройства, вход обраще20 ния устройства подключен к входу обращения третьего блока памяти и входу элемента задержки, выходы первого и второго блоков памяти являются первым и вторым информационными выхода25 ми устройства, выход второй схемы сравнения является выходом прерывания устройства.