Устройство для вычисления функции арксинуса

 

Изобретение относится к вычислительной технике и может быть использовано в ЭВЙ и системах. Целью . изобретения является увеличение точности . Устройство содержит вход 1 аргумента, регистр 2 аргумента, блок 3 вычисления функции -vjl-X , блоки 4-6 памяти, группу 7 элементов ИЛИ, регистры 8, 9, накапливающий сумматор I О, сдвигающий счетчик II, выход . 12, элементы И 13, 14. I ил.

сОюз сОВетсних

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК (19) (И) 0 А1

m4G06F 7548

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А ВТОРСКОМУ СВИДЕТЕЛЬСТВУ л роз

YCg YC ó

ГОСУДАРСТВЕННЫЙ НОМИТЕТ п(7 изОБРетениям и ОчнРитиям

ПРИ ГКНТ СССР (21) 4076963/24-24 (22) 15.05.86 (46) 07 .02.89. Бюл. Ф 5 (71) Таганрогский радиотехнический институт им.В.Д.Калмыкова (72) В.Е.Золотовский .и P.Â.Kîðîáêîâ (53) 681.325(088.8) (56) Авторское свидетельство СССР

1! 935949, кл. G 06 F 7/548, 1980.

Авторское свидетельство СССР

В 1168921, кл. G 06 F 7/548, 1984 . (54) УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ ФУНК ЦИИ APKCHHYCA (57) Изобретение относится к вычислительной технике и может быть использовано в ЭВ1! и системах. Целью изобретения является увеличение точности. Устройство содержит вход 1 аргумента, регистр 2 арг мента, блок

3 вычисления функции 1-X, блоки

4-6 памяти, группу 7 элементов ИЛИ, регистры 8, 9, накапливающий сумматор 10, сдвигающий счетчик ll, выход. 12, элементы И 13, 14. 1 ил.

1456950

Изобретение относится к вычисли- тельной технике и может быть использовано в 3 и системах.

Целью изобретения является увеличение, точности.

На чертеже представлена блок-схе" ма устройства.

Устройство содержит вход 1 аргумента, регистр 2 аргумента, блок 3 вычисления функции 1-Х, блоки 4-6 а памяти, группу 7 элементов ИЛИ, регистры 8 и 9, накапливающий сумматор 10, сдвигающий счетчик ll выход 12, элементы И 13 и 14..

Устройство работает следующим образом.

Аргумент Х поступает на вход 1 аргумента устройства. По сигналу С происходит запись аргумента Х в регистр 2, старшие m разрядов которого подключены к входу блока 4 памяти. В блоке 4 памяти хранится таблица значений функции arcsin Х =Т . По этому сигналу с блока 4 памяти считы- 25 вается опорное значение У, (Х,— старшие m разрядов величины Х). Одновременно Х поступает на вход блока вычисления фукнции 1-Х и по

1 сигналу С, заносится в приемный ре- 30 гистр этого блока. Величина У, поступает на вход блоков 5 и 6 памяти. В блоке 5 памяти хранится таблица значений функции (- sin У ), а в блоке

6 памяти - таблица значений функции

cos У,. Значение этих функций для конкретного У по сигналу С, считывается из укаэанных блоков памяти и записывается в регистры 8 и 9. Кроме того, значение У через элементы 40

ИЛИ группы 7 заносится в сумматор

10 в качестве начального значения.

По окончании сигнала С, предварительный этап заканчивается. Далее повто-. ряется М циклов определения (M — 45 разрядность значения функции). Вычисления начинаются со старших разрядов

Х и .Д-Х . Так как для каддого рааряда выполняются одни и те же дейстто рассмотрим процесс для одно- 50 го цикла.

В К-м цикле по сигналу С число из регистра 9, если К-й разряд Х ра" вен единице,.:или нуль, если К-й разряд равен нулю, поступает на сумматор 10 и складывается с содержимым сумматора. По заднему фронту сигнала

С результат фиксируется в регистре сумматора 10.

Сумматор 10 является накапливающим. По сигналу С в зависимости о значения К-ro разряда величины 1-Х значение регистра поступает на сумматор 10 (К-й разряд равен 1) или не пост пает на сумматор 10 (К-й разряд

1-Х равен О). Далее считанное число либо нуль вычитается из содержимого сумматора 10. По заднему фронту сигнала С результат вычитания фиксируется в регистре сумматора 10.

Чтобы операцию вычитания заменить операцией сложения, значение функции хранится в блоке 5 памяти со знаком минус. Одновременно по сигналу С со3 держимое регистра 2 сдвигается в сторону старших разрядов на один разряд.

В этом случае на выходе последнего старшего разряда присутствует значение (К+1)-го разряда, что позволяет без изменения номера выходного триггера последовательно анализировать разряды величины Х, начиная со старшего.

По сигналу С происходит сдвиг содержимого регистра сумматора 10 и счетчика 1 1 иа один разряд в сторону старших разрядов. Одновременно происходит запись уходящего старшего разряда регистра сумматора 10 в освобождающийся младший разряд счетчика

l1. Фактически счетчик, 11 и регистр сумматора 10 образуют один регистр для хранения результата. Причем старшая часть хранится в счетчике ll a младшая — в регистре сумматора 10, Необходимость использовать для хранения старшей части результата счетчика обусловлена особенностью умножения, начиная от старших разрядов множителя со сдвигами в сумматоре °

В этом случае в старшие уходящие из сумматора разряды необходимо добавлять перенос, что и осуществляет счетчик. В нашем случае это .осуществляется за счет связи выхода переноса сумматора 10 со счетным входом счетчика 11. По окончании M циклов в счетчике 11 хранится M разрядов величины арксинуса.

Формула изобретения

Устройство для вычисления функции арксинуса, содержащее регистр аргумента, первый и второй блоки памяти, накапливающий сумматор, первый и втоСоставитель А. Зорин

Техред М.Ходанич Корректор СеЧерни

Редактор ОеЮрковецкая

Заказ 7489/47 Тираж 667 Подписное

ВНИИПИ ; о=.ударственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

1;ронзводс-,зенно-полиграфическое предприятие, r. Ужгород, ул. Проектная, 4

Э 145 рой регистры, причем вход аргумента устройства соединен с информационным входом регистра аргумента, выход старших- разрядов которого соединен с адресным входом первого блока памяти, отличающееся тем, что, с .целью увеличения точности, в него введены третий блок памяти, два элемента И, группа элементов ИЛИ, сдвигающий счетчик и блок вычисления функции I-Х, приееи выход стериего разряда регистра аргумента соединен с первым входом первого элемента И, выход первого блока памяти соединен с адресными входами второго и третьего блоков памяти и поразрядно с первыми входами соответствующих элементов Е1% группы, выходы второго и третьего блоков памяти соединены с информационными входами соответст" венно первого и второго регистров, выходы которых поразрядно соединены соответственно с первыми и вторыми входами соответствующих элементов

ИЛИ группы, выходы которых соединены с информационным входом накапливающепо сумматора, выход старшего разряда которого соединен с последовательным входом сдвигающего счетчика, Ф счетный вход и выход которого соединены соответственно с выходом переноса накапливающего сумматора и выхо6950

4 дом старших разрядов арксинуса устройства, последовательный и параллельный выходы блока вычисления функции l-Х соединены соответственно с первым входом второго элемента И и выходом функции 1-Х устройства, выходы первого и второго элементов И соединены с входами разрешения считывания соответственно второго и первого регистров, вход аргумента уст-. ройства соединен с входом арг мента блока вычисления функции 1-Х, вход первого тактового импульса устройст15 ва соединей с входами разрешения за-. писи регистра аргумента, первого и второго регистров и блока вычисления . функции 1-Х и входами разрешения

1 считывания всех блоков памяти, вход второго тактового импульса устройства соединен с вторым входом первого элемента И, вход третьего тактового импульса устройства соединен с вторым входом второго элемента И, так25 товым вхо ом блока вычисления функ.е ции 1-Х и входом сдвига регистра аргумента, вход четвертого тактового импульса устройства соединен с входами сдвига информа ии в блоке выЭб числения функции 1-Х, сдвигающего счетчика и накапливающего сумматора, вход синхронизации которого соединен с тактовым входом устройства.