Устройство для деления

 

Изобретение относится к автоматике и вычислительной технике и может быть использовано при построении операционных блоков цифровых устройств. Цель изобретения - повышение достоверности функционирования устройства. Устройство содержит регистры 1, 2 остатка и делителя, умножитель 3, блок 4 памяти, коммутатор 5, вычитающий счетчик 6, сумматор-вычитатель 7, регистр 8 частного, элемент ИЛИ-НЕ 9, элемент И 10, блок 11 управления, счетчик 12 циклов. В состав блока 11 управления входят триггеры 13-16, элементы ИЛИ 17,18, элемент И 19-23. Деление осуществляется последовательно, в несколько этапов, в каждый из которых вычисляется Р разрядов частного с помощью блока 4 памяти. При неправильном соотношении между очередным делимым и остатком из блока 4 памяти выбирается нулевой код, который с помощью элемента ИЛИ-НЕ 9 и элемента И 10 преобразуется в сигнал неисправности устройства. 1 з.п. ф-лы, 3 ил.

СОЮЭ СОВЕТСКИХ

РЕСПУБЛИК (19) (И) (50 4 G 06 P 11 10, 7/50

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЭОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4227958/24-24 (22) 13.04.87 (46) 30.05.89. Бюл. В 20 (72) А.И. Бобровский, А.В. Воеводин, И.П. Галабурда, Д.В. Мелаев и А.М. Трубицин (53) 681.3(088.8) (56) Папернов А.А. Логические основы цифровой вычислительной техники. М.: Сов. Радио, 1972, с. 228, рис. 1.

Авторское свидетельство СССР

:Р .1104508, кл. С 06 Р 7/52, 1982.

:,(54) УСТРОЙСТВО ДЛЯ ДЕЛЕНИЯ (57) Изобретение относится к автоматике и вычислительной технике и может быть использовано при построении операционных блоков цифровых устройств. Цель изобретения — повышение достоверности функционирования уст.ройства. Устройство содержит регистры

1, 2 остатка и делителя, умножитель

3, блок 4 памяти, коммутатор 5, вычитающий счетчик 6, сумматор-вычитатель

7, регистр 8 частотного, элемент

ИЛИ-НЕ 9 элемент И 10, блок 11 управления, счетчик i2 циклов. В состав блока 11 управления входят триггеры 13-16, элементы ИЛИ 17, 18, элемент И 19-23. Деление осуществляется последовательно, в несколько этапов, в каждый иэ которых вычисляется P разрядов частотного с помощью блока 4 памяти. При неправильном соотношении между очередным делимым и остатком из блока 4 памяти выбирается нулевой код, который с помощью элемента ИЛИ-НЕ 9 и элемента

И 10 преобразуется в сигнал неисправности устройства.. 1 з.п. ф-лы, 3 ил.

1483455

Изобретение относится к области

В автоматики и вычислительной техники и может быть использовано при построении операционных блоков цифровых устройств..

Целью изобретения является повышение достоверности функционирования устройства.

На фиг. 1 приведена функциональная 10 схема устройства; на фиг. 2 - граф работы устройства; на фиг. 3 — функциональная схема одного из вариантов реализации блока управления.

Устройство для деления с контро- 15 лем (фиг. 1) содержит регистры 1, 2 остатка и делителя, умножитель 3, блок 4 памяти, коммутатор 5, вычитающий счетчик 6, сумматор-вычитатель 7, регистр 8 частного, элемент 2р

ИЛИ-НЕ 9, элемент Н10, блок 11 управления, счетчик 12 циклов.

Блок 11 управления (фиг. 3) содержит триггеры 13-16, элементы

ИЛИ 17, 18, элементы И 19-23, зле в 25 менты 24-26 задержки.

Устройство оперирует с такими числами, что делитель больше делителя. Контроль осуществляется исходя из того, что старшие части делимого 30 всегда меньше старших частей делителя. Для адресных кодов, где старшая часть делимого больше старшей части делителя, в блоке 4 памяти записываются ну.".евые коды, которые при 35 считывании индицируются как неисправность. Минимальное число разрядов старшей части делителя и делимого равняется р+2. Это число разрядов регистра 1, подключенное к адресным 4р входам блока 4 памяти, Регистр 1 — сдвиговый (и+р)-раз-: рядный, причем сдвиг осуществляется на р разрядов. Он предназначен для хранения исходного делимого, очередного остатка, формирования и хранения очередного делимого.

Регистр 2 предназначен для хранения делителя.

Умножитель 3 одтактный матричный предназначен для формирования произведения содержимого регистра 2 делителя на р-разрядный код, который является предварительным значением очередных р разрядов частного.

3 блоке 4 памяти хранятся (р+1)разрядные коды, используемые в качестве предварительных значений очередных р разрядов частного. Счетчик

6 — р-разрядный вычитающий предназначен для формирования истинного значения предварительного частного.

Регистр 8 предназначен для формирования и хранения частного ° Для этого он реализует функции сдвига на р разрядов, установки значения р младших разрядов.

Сумматор 7 предназначен для вы,читания из очередного делимого произведения, полученного умножителем 3, а также для добавления (в случае, если очередной остаток отрицательный) к содержимому регистра 1 содержимого регистра 2 делителя.

Устройство работает следующим образом.

В исходном состоянии в регистре 2 находятся делитель, в младших разрядах регистра 1 находится делимое, счетчик 12 находится в исходном состоянии (обнулен или на нем записан код дополнения). По сигналу "Ilycx", означающему начало операции деления, блок ii управления переходит из состояния А в состояние А,. При этом содержимое счетчика 12 увеличивается на 1 (1+1), исходное делимое в регистре 1 сдвигаетСя, в результате чего в регистре 1 формируется очередное делимое. Далее по значению соответствующих старших разрядов делителя и очередного делимого, поступающих из регистров 2, 1 на соответствующие адресные входы блока 4, выбирается (р+1) -разрядный код, являющийся предварительным значением очередных разрядов частного.

Код предварительного значения частного поступает на вход умножитепя 3, содержимое р младших разрядов кода предварительного значения частного поступает на вход вычитающего счетчика 6 и на входы р-входового элемента ИЛИ-НЕ 9. Если значение всех р разрядов этого кода равны О, то на выходе элемента ИЛИ-НЕ 9 появится .

"1", которая поступает на второй вход элемента И 10, на первый вход которого поступает "1" с второго выхода

28 блока 11 управления, и на выходе элемента И 10 появится "1", свидетельствующая об ошибке или сбое.

Затем блок 11 переходит из состояния А в состоянРе А . При этом код, выбранный из блока 4 памяти, умножается в умножителе 3 на делитель и мпадшие р разрядов кода записываются, 83455

5 14 в вычитающий счетчик 6. Получившееся в умножителе 3 произведение вычитается в сумматоре 7 из очередного делимого и результат (очередной остаток) записывается в регистр 1. В этом случае, если очередной остаток неотрицательный, блок 11 управления переходит в состояние A и аналогично изложенному формируются значения очередных разрядов частного до появления сигнала переполнения из счетчика 12.

Если в каком-либо цикле очередной остаток окажется отрицательным, то блок 11 управления из состояния А перейдет в состояние А .. Это означает, что выбранный из блока 4 памяти код на единицу младшего разряда больше истинного. Поэтому содержимое вычитающего счетчика 6 уменьшается на единицу и к содержимому регистра

1 с помощью сумматора 7 прибавляется делитель (восстанавливается остаток).

Далее блок 11 управления переходит в состояние А< и цикл деления повторяется.

Если в каком-либо цикле деления значения р младших разрядов предварительного кода частного будут равны О, то на выходе схемы И 10 появится сигнал "1", свидетельствующий об ошибке или сбое. Если на выходе счетчика 12 появится сигнал переполнения

"Стоп", то блок 11 переходит в сос11 тояние А, и сигналом "Сброс происходит установка в начальное состояние счетчика 12.

Формула изобретения

1. Устройство для деления, содержащее регистр остатка, регистр делителя, блок памяти, умножитель, вычитающий счетчик, счетчик циклов, регистр частного, сумматор- вычитатель и блок управления, причем вход запуска и тактовый вход блока управления подключены соответственно к входу запуска и тактовому входу устройства, i-e разряды выхода регистра остатка и j-e разряды выхода регистра делителя соединены с группой адресньж входов блока памяти (1 а1ср + 2; 1 jcp + 1, где 2йрс — n — 3 для п 5, п — разрядность операндов) . разряды информационного выхода блока памяти, кроме старшего, соединены с группой информационных входов вычитающего счетчика, информационный выход которого соединен с информационным входом регистра частного, выход регистра делителя соединен

5 с входом первого операнда умножителя, выход регистра остатка соединен с входом первого операнда сумматоравычитателя, выход результата которого соединен с информационглм входом регистра остатка, первьпЪ выход блока управления соединен с установочным входом счетчика циклов, выход переполнения которого соединен с входом останова блока управления „второй выход блока управления соединен с входом разрешения записи вычитающего счетчика, третий и четвертый выходы блока управления соединены соответственно с входами задания режимов вычитания и

20. сложения сумматора Вычитателя о т л и ч а ю щ е е с я тем, что, с целью повышения достоверности ф,нкционирования устройства, в него введены коммутатор, элемент ИЛИ-НЕ и элемент

И, причем информационньп выход блока памяти соединен с входом второго операнда умножителя, выходы регистра

t делителя и умножителя соединены соответственно с первым и вторым информационными входами коммутатора, выход которого соединен с входом второго операнда сумматора-вычитателя, знаковьп» выход которого сое,",инеи с входом задания коррекции частного блока управления, второй выход которого соединен со счетным входом счетчика циклов, первым входом элемента И, -- - входом разрешения сдвига регистра

:частного, тактовым входом умножите40 ля и входом разрешения сдвига регистра остатка, третий выход блока управления соединен с вычитающим входом вычитающего счетчика, третий и четвертый выходы блока управления соединены с группой управляющих входов коммутатора, разряды информационного выхода блока памяти, кроме старшего, соединены с соответствующими входами элемента ИЛИ-HE выход которого соединен с вторым входом элемента И, выход которого является выходом неисправности устройства.

2. Устройство по п. 1, о т л и— ч а ю щ е е с я тем, что блок управления содержит два элемента ИЛИ четыре триггера, пять элементов И и три элемента задержки, причем единичный вход первого триггера подключен к входу запуска блока, тактовые входы

1483455

И второго, третьего и четвертого триггеров подключены к тактовому входу блока, инверсный вход первого элемен та И и первый вход второго элемента И подключен к входу задания коррекции

5 частного блока, первые входы третьего и четвертого элементов И подключены к входу останова блока, инверсный выход первого триггера и прямые выходы вто- 1О рого, третьего и четвертого. триггеров подключены соответственно к первому, второму, третьему и четвертому выходам блока, прямой выход первого триггера и инверсные выходы второго, 15 третьего и четвертого триггеров соединены с соответствующими входами пятого элемента И, выход которого сое.динен с первым входом первого элемента

ИЛИ, выход которого соединен с инфор- gp мационным входом второго триггера, выход первого элемента И соединен с вторым входом первого элемента ИЛИ, прямой выход второго триггера через первый элемент задержки соединен с информационным входом третьего триггера, прямой выход которого соединен с вторым входом третьего элемента И и входом второго элемента задержки, выход которого соединен с прямым входом первого элемента И и вторым входом второго элемента И, выход которого соединен с информационным входом четвертого триггера, прямой выход которого соединен с вторым входом четвертого элемента И и входом третьего элемента задержки, выход которого соединен с Третьим входом первого элемента ИЛИ, выходы третьего и четвертого элементов И соединены с

1 соответствующими входами второго элемента ИЛИ, выход которого соединен с нулевыми входами первого, второго, третьего и четвертого триггеров.

1483455

Корректор М. Васильева

Редактор О. Спесивых

Заказ 2834/46 Тираж 668 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", r. Ужгород, ул. Гагарина, 101

Составитель В. Гречиев

Техред Л. Сердюкова

CZ8 z