Устройство для умножения
Изобретение относится к цифровой вычислительной технике и предназначено для использования в специализированных и универсальных вычислительных устройствах. Цель изобретения - сокращение аппаратурных затрат. Устройство для умножения содержит матрицу одноразрядных сумматоров и матрицу элементов И и работает в конвейерном режиме. Количество ступеней устройства M определяется из неравенства MΤ<SB POS="POST">макс</SB> ≥Τ<SB POS="POST">макс</SB>+T<SB POS="POST">БСмин</SB>+T<SB POS="POST">БКмакс</SB> где Τ<SB POS="POST">макс</SB> - максимальное время прохождения сигнала в одноразрядном сумматоре, T<SB POS="POST">БСмин</SB> - минимальное время, необходимое для правильного считывания разряда результата С, T<SB POS="POST">БКмакс</SB> - максимальный период коммутации разрядов множителя В. Технически это условие реализуется при M =3, что позволяет исключить возможность появления гонок. 4 ил.
СОЮЗ СОВЕТСКИХ.
СОЦИАЛИСТИЧЕСНИХ
РЕСПУБЛИН д ц 4 G 06 F 7/52
ОПИСАНИЕ ИЗОБРЕТЕНИЯ
ГОСУДАРСТВЕННЫЙ НОМИТЕТ
ПО ИЗОБРЕТЕНИЯМ И ОТИРЫТИЯМ
ПРИ ГКНТ СССР
Н А BTOPCHOMV СВИДЕТЕЛЬСТВУ (21) 4344449/24-24 (22) 15.12.87 (46) 15.08.09. Бюл. № 30 (71) Харьковский политехнический институт им. B.È,Ëåíèíà (72) B.В,Шатилло, С,H.Ïðîxoðoâ и Л,С.Явиц (53) 68 1.325 (088.8) (56) Авторское свидетельство СССР
¹ 1117635, кл. G 06 F 7/52, 1983.
Авторское свидетельство СССР
¹ 1156064, кл . G 06 F 7/52, 1982. (54) УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ (57) Изобретение относится к цифровой вычислительной технике и предназначено для использования в специализированных и универсальных вычислиИзобретение относится к цифровой. вычислительной технике и предназначено для использования в универсальных и специализированных цифровых вычислительных устройствах.
Целью изобретения является сокращение аппаратурных затрат.
На фиг.1 представлена функциональная схема предлагаемого устройства для умножения (для m=3); на фиг.2функциональная схема одноразрядного сумматора всех строк матрицы, кроме последней; на фиг.3 — функциональная схема одноразрядного сумматора последней строки матрицы; на фиг.4— временная диаграмма работы устройства.
Устройство (фиг.1) содержит матрицу одноразрядных сумматоров 1.1-1.n„
2.1-2.п, 3.1т3.п, матрицу элементов
„.SU„„1501045 А 1
2 тельных устройствах. Цель изобретения — сокращение аппаратурных затрат.
Устройство для умножения содержит матрицу одноразрядных сумматоров и матрицу элементов И и работает в конвейерном режиме, Количество ступеней устройства m определяется из неравенства m c ) o c+ И 4, входы 5.1-5.п разрядов первого операнда А, входы 6,1-6.3.разрядов второго операнда В, тактовые входы 7.1-7.3, вход 8.1 сброса, выходы 9.19.3 произведения С, допоЛнительные входы 10. 1-10.3. Каждый одноразрядный сумматор 1. 1.1,п (2.1-2.п) (фиг.2) содержит элемент 11 задержки, элементы HE 12, элементы И 13, элементы ИЛИ 14, первый информационный вход 15, второй информационный вход 16, третий информационный вход 17, управляющий вход 18, выход 19 суммы, выход 20 переноса, управляющий выход 21. Одноразрядные сумматоры 3.1-3.п (фиг.3) содержат элементы НЕ 22, элементы И 23, элементы ИЛИ 24, элемент 25 задержки, первый информационный вход 26, второй информационный 3 150104 вход 27, третий информационный вход 28, первый управляющий вход 29, второй управляющий вход 30, выход 31 суммы, выход 32 переноса, второй управляющий .выход 33, первый управляющий выход 34 ° Устройство для умножения работает в конвейерном режиме, суть которого заключается в следующем. 10 В исходном состоянии на входах 7.1, 7,2, 7,3, 8,1 установлен сигнал "1" (см. фиг.4). Перед началом работы умножителя на вход 8.1 подается отрицательный импульс "Сброс", который 15 сбрасывает одноразрядные сумматоры 3.1-3.п в нулевое состояние, при этом на выходах суммы и переноса одноразрядных сумматоров 3.1-3.п устанавливается сигнал "0". 20 Процесс вычисления начинается с подачи на входы 5.1-5.n- n-1-разрядного двоичного множимого А и младшего разряда К-разрядного множителя В на вход 6.1 (момент подачи совпадает с задним фронтом импульса "Сброс" ). Спустя время „ с — на вход 7. 1 подается сигнал "0", разрешающий суммирование на одноразрядных сумматорах 1,1-1.п (с„ с„ — максимальное время 30 переходного процесса в логическом элементе И,, 5+tea„tHE, где величина временной задержки сигнала в элементе задержки, t „ „ - максимальное время переходного процесса в логическом элементе НЕ). Через вре-t „ + C ì„кс вычисление в первой мок п строке заканчивается, на вход 7. 1 подается сигнал "1", обеспечивающий запоминание информации, установившей- ся на выходах одноразрядных сумматоров 1.1 — 1.п и запрещающий обработку сигналов, которые будут появляться на их информационных входах (мдц максимальное время прохождения сигна- „5 ла в одноразрядном сумматоре от . входов до выходов). В течение времени, пока проходит вычисление на одноразрядных суммато1 рах 1. 1-1.п, на одноразрядных сумматорах 2. 1-2,п проходит подготовка к 1 вычислению, к моменту времени.Т„, с,. на вход 6.2 обеспечивается подача разряда В множителя В, а к моменту времени и с,„с+ -, на вход 7.2 по дается сигйал "0", разрешающий.суммирование на одноразрядных сумматорах 2. 1-2. и. 5 4 В течение времени, пока идет вычисление на второй ступени устройства, с выхода 9.1 происходит считывание младшего разряда С произведения С, а на одноразрядных сумматорах 3.1-3.п идет подготовка к вычислению, к моменту времени 2 7,„„с происходит подача разряда В множителя на вход 6.3. К моменту времени tn +2Т „„-t< мсцм „ма к на вход 7.3 подается сигйал "0", разрешающий суммирование на одноразрядных сумматорах 3.1-3,п, В момент времени t „„+2 с,и>«на вход 7.2 подается сигнал "1", обеспечивающий запоминание информации на второй ступени устройства и запрещающий обработку одноразрядными сумматорами 2.1-2.п сигналов, которые будут появляться на их информационных входах. Процесс вычисления продолжается циклически. Пока идет вычисление на третьей ступени устройства, с выхода 9,2 считывается разряд С произведей ния С, а на первой ступени устройства идет подготовка к вычислению, через время 3 Т с,„ на вход 7.1 подается разряд В множителя В. К моменту времени и ак,+З мс кс t(на вход 7.1 подается сигнал "0", разрешающий работу первой ступени, а к моменту "л,рк+З мико на вход 7.3 подается сигнал "1", обеспечивающий запоминание информации на выходах одноразрядных сумматоров 3.1-3,п и запрещающий обработку сигналов, появляющихся на их информационных входах. Когда все К разрядов множителя В будут поданы, на входах 6.1-.6.3 устанавливается сигнал "0", а вычисление продолжается до получения всех n+K разрядов произведений С с выходов 9.1-9.3. Формула изобретения Устройство для умножения, содержащее матрицу из (m n) элементов И и матрицу из (m n) одноразрядных сумматоров (n - разрядность первого операнда, m — произвольное целое число), причем первые входы элементов И i-го столбца матрицы (i=i,...,n) соединены с входом соответствующего разряда первого операнда устройства, вход соответствующего разряда второго операнда которого соединен с вторыми входами элементов И j-й строки мат5 Рицы (j=1,...,m) выходы которых соединены с первыми информационными входами одноразрядных сумматоров 1-й строки матрицы, выход переноса (k,i)ro одноразрядного сумматора матрицы (k=1. ..m-1) соединен соответственно с вторым информационным входом (k+ +1,i)-ro одноразрядного сумматора матрицы, выход переноса (m,i)-го одноразрядного сумматора матрицы соединен соответственно с вторым информационным входом (1,i)-ro одноразрядного сумматора матрицы, выход суммы (k,1)-го одноразрядного сумматора матрицы (1=1,...,n-1) соединен соответственнЬ с третьим информационным входом (k+1, 1+1)-го одноразрядного сумматора матрицы, выход суммы (m,р)ro одноразрядного сумматора матрицы (р=2,...,п) соединен соответственно с третьим информационным входом (1, р-1)-ro одноразрядного сумматора матрицы, выходы суммы одноразрядных сумматоров первого столбца матрицы соединены с выходами соответствующих разрядов результата устройства, дополнительные входы которого соединены с третьими информационными входами одноразрядных сумматоров n-ro столбца ,матрицы, первый и второй управляющие входы каждого (m,i)-ro одноразрядного сумматора матрицы соединены соответственно с тактовым входом и входом сброса устройства, каждый одноразрядный сумматор матрицы, кроме одноразрядных сумматоров последней строки матрицы, содержит семь элементов И, два элемента ИЛИ и три элемента НЕ, причем выходы первого, второго, третьего и четвертого элементов И соединены. соответственно с первым, вторым, третьим и четвертым входами первого элемента ИЛИ, выход которого соединен с выходом суммы одноразрядного сумматора, выходы пятого, шестого и седьмого элементов И соединены ,соответственно с первым, вторым и третьим входами второго элемента ИЛИ, выход которого соединен с выходом переноса одноразрядного сумматора, вход первого элемента НЕ соединен с первым информационным входом одноразрядного сумматора и первыми. входами первого, четвертого, шестого и седьмого элементов И, выход первого элемента НЕ соединен с первыми входами второго и третьего элементов И, вход второго элемента НЕ соединен с вторым информационным входом одноразрядного 1045 55 сумматора, вторим»» входами первого, третьего и седьмого элементов 11 »» первым входом пятого элемента И, выход второго элемента HF. соединен с. вторыми входами второго и четвертого элементов И,.вход третьего элемента НЕ соединен с третьим информационным входом одноразрядного сумматора, вторыми входами пятого и шестого элементов И и с TppThH»»»» входами первого и второго элементов И, выход третьего элемента НЕ соединен с третьими входами третьего и четвертого элементов И, каждый одноразрядный сумматор последней строки матрицы содержит де— вять элементов И, два элемента ИЛИ, четыре элемента НЕ и элеиент задержки, причем выходы первого, второго, третьего, четвертого и пятого элементов И соединены с входами первого элемента ИЛИ, выход которого соединен с выходом суммы одноразрядного сумматора и первым входом пятого элемента И, выходы шестого, седьмого, восьмого и девятого элементов И соединены с входами второго элемента ИЛИ, выход которого соединен с выходом переноса одноразрядного сумматора и первым входом девятого элемента И, вход первого элемента klE соединен с первым информационным входом одноразрядного сумматора и первыми входами первого, четвертого, седьмого и восьмого элементов И, выход первого элемента НЕ соединен с первыми входаии второго и третьего элементов И, вход второго элемента НЕ соединен с вторыи информационным входом одноразрядного сумматора, вторыми входами первого, третьего и восьмого элементов И и первым входом шестого элемента И, выход второго элемента НЕ соединен с вторыми входами второго и четвертого элементов И, вход третьего элемента НЕ соединен с третьим информационным входом одноразрядного сумматора и с BTopb»MH входа»»и шестого и седьмого элементов И, третьими входами первого и второго элементов И., выход третьего элеиента НЕ соединен с третьими. входами третьего и четвертого элементов P., вход элемента задержки соединен с первым управляющим входом одноразрядного сумматора и вторыми входами пятого и девятого элементов К, выход элемента задержки соединен с входом четвертого элемента НЕ, выход которого соединен с четвертыми входами первого, второго,. треть1501045 его и четвертого элементов И, треть-.— ими входами шестого, седьмого и восьмого элементов И, третьи входы пятого и девятого элементов И соединены с вторым управляющим входом одноразрядного сумматора, о т л и ч а ю щ е— е с я тем, что, с целью сокращения аппаратурных затрат, в каждый одноразрядный сумматор матрицы, кроме последней строки матрицы, дополнительно введены два элемента И, элемент НЕ и элемент задержки, вход которого соединен с тактовым входом устройства и первыми входами восьмого и девятого элементов И, выход элемента задержки соединен с входом четвертого элемента НЕ, выход которого соединен с четвертыми входами первого, второго, третьего и четвертого элементов И и третьими входами пятого, шестого и седьмого элементов И, второй вход восьмого элемента И соединен с выходом первого элемента ИЛИ, второй вход девятого элемента И соединен с выходом второго элемента ИЛИ, выходы восьмого и девятого элементов И соединены соответственно с пятым входом первого и четвертым входом второго элементов ИЛИ. 1 501 045 Фиа.4
