Цифровой фильтр

 

Изобретение относится к вычислительной технике и может быть использовано в системах сейсмических, акустических, видеои других сигналов. Цель изобретения - расширение области применения за счет выполнения многомерной фильтрации. Это достигается за счет того, что в состав цифрового фильтра входят N/4 (N - длина импульсной характеристики вычислительных модулей) и блок управления, при этом каждый вычислительный модуль содержит входной и выходной регистры, два регистра, три буферных регистра, два блока памяти, два умножителя, сумматор произведений, выходной сумматор, два сумматора промежуточных результатов, коммутатор, триггер, элемент И с соответствующими связями между узлами устройства. 4 ил.

СОВХОЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (19) (11) А1 (511 4 а 06 F 15/353, Н 03 Н 17/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А BTOPCHOMY СВИДЕТЕЛЬСТВУ регистры 4.i и 5.i, буферные регистры б.i и 7.i блоки 8.i и 9.i памяти, умножители 10.i и 11.i сумматор 12.i произведений, выходной сумматор 13.i выходной регистр 14,i, сумматоры 15.1 и 16. промежуточных результатов, буферный регистр 17.i, коммутатор 18.i, триггер 19.i элемент И 20.i, информационный вход 21, управляющий вход 22, тактовые входы

23.i и 24.i адресные входы 25.i u

26.i, регистр 27. адреса, коммутатор 28, адресный выход 29, блок

30 управления, адресный выход 31 и тактовые выходы 32-35.

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР (21) 4329786/24-24 (22) 17.11.87 (46) 15.08.89.Бюл. У 30 (71) Киевский политехнический институт им.50-летия Великой Октябрьской социалистической революции (72) IO.Ñ.Êàíåíñêèé и Л.М„-Логинова (53) 681.32 (088.8) (56) Авторское свидетельство СССР ,Р 1241258, кл. G 06 F 15/353, 1986.

Авторское свидетельство СССР

У 1387014, кл. G 06 F 15/353, 1987.,(54) ЦИФРОВОЙ ФИЛЬТР (57) Изобретение относится к вычислительной технике и может быть использовано в системах сейсмических;

Изобретение относится к вычисли- . тельной технике и может быть использовано в системах сейсмических,акустических, видео- и других сигналов.

Цель изобретения — расширение области применения цифрового фильтра

1 эа счет выполнения многомерной фильтрации.

На фиг.1 предс".àâëåíà схема цифрового фильтра; на фиг. 2 — схема вычислительного модуля; на фиг.3 схема блока управления; на фиг,4— временные диаграммы„

Цифровой фильтр (фиг.1) содержит

N/4 вычислительных модулей 1.1-1.N/4 (N — длина импульсной характеристики), каждый из которых включает входной регистр 2.i (i = 1, N/4), информационный вход 3 цифрового фильтра, 2 акустических, видео- и других сигналов. Цель изобретения — расширение области применения эа счет выполнения многомерной фильтрации. Это достигается за счет того, что в состав цифрового фильтра входят N/4 (N— длина импульсной характеристики) вычислительных модулей и блок управления, при этом каждый вычислительный модуль содержит входной и выходной регистры, два регистра, три буферных регистра, два блока памяти, два умножителя, сумматор произведений, выходной сумматор, два сумматора промежуточных результатов, коммутатор,триггер, элемент И с соответствующими связями между узлами устройства.4 ил.

Блок 30 управления (фиг.,3) образуют генератор 36 тактовых импульсов, счетчик 37, узел 38 постоянной

3 150108 памяти, коммутатор 39, счетчик 40 и элемент HF. 41. На фиг.3 обозначен вход 42 выбора режима.

Устройство работает в двух режи5 мах, которые задаются с входа 42 выбора режима работы блока 30 управления. Нулевое значение на входе 42 соответствует первому режиму — умно.жение матрицы а единичное — второму !0

Э ! режиму — фильтрации.

В общем случае при умножении матрицы на матрицу устройство вычисляет выражения в виде с - л в = (а,Д.(ь,) = tñ, ), где с à> Ь, 1е!

А - матрица размерностью М К; 20

 — матрица размерностью К x L

С вЂ” матрица размерностью M x L; !,К, 1 = 13L.

Рассмотрим случай умножения квадратных матриц, т,е, К = Ь = М = N/2 25 (при N = 8, К = Т = М = 4).

С целью упрощения описания работы устройства будем считать, что прием информации во все регистры и тригге- . ры, переключение счетчиков осущест- 30 вляется положительным перепадом синхроимпульса, блоки 8.i и 9.i памяти имеют по два адресных входа, причем на первый адресный вход подается адрес записи, а на второй — адрес чтения, режиму чтения из этих блоков памяти соответствует единичное значение на управляющем входе, а режиму-записи — единичное значение на управляющем входе, можно одновременно 40 производить. запись и чтение; суммато.ры 15.i и 16.i работают н двух режимах: суммирование (нулевое значение на управляющем входе) и пропуск операнда по второму входу (единичное значение на управляющем входе),сумматоры 13,i работают только в режиме суммирования; на выходе коммутаторов 28 и 18.i по нулевому значению на управляющем входе появляется информация с второго входа, а по единичному значению - с первого входа, Предположим, что после выполнения умножения С = А ° В необходимо выполнить следующую операцию D = А G.

В этом случае во время вычисления матрицы С желательно обеспечить непрерывную подзагрузку элементов матрицы G в блоки Я.i и 9.i памяти с целью минимизации последующих простоев оборудования модулей, Пусть и исходном состоянии счетчик 40 установлен в нуль, счетчик

37 — в 01, н регистре 2.2 хранится значение а я, а в регистре 2.1 — значение а, . Блоки 8.1, 8,2, 9.1 и 9.2 памяти заполнены следующим образом: в блоке 8.1 хранятся элементы Ь,, Ьаг Ь4з Ъо, в блоке 9.1 — Ьз

b<<, b», Ь, в блоке 8.2 — Ъ,, Ь, bg>, Ь,,; в блоке 9.2 — Ь „,Ь, Ь1 э b14

Адреса чтения А и записи А „, н блоки 8. i и 9. i памяти формируются на счетчиках 37 и 40 и на коммутаторе 30.4 блока 30. Адрес чтения из блоков 8.2 и 9,2 памяти поступает с выхода 31 блока 30 на вход регистра 27.2 адреса. С выхода этого регистра адрес поступает на вторые адресные входы блоков 8.2 и 9.2 памяти и на пятый выход модуля 1.2, т.е. на вход регистра 27.1 адреса. Таким образом, чтение из блоков памяти модулей 1.1 и 1.2 происходит по адресам, отличающимся на единицу.

В первом такте на вход 3 устройства поступает значение элемента матрицы а,, а на четвертом нходе модуля 1.? присутствует уровень логи- ческой единицы, Триггер 19.2 по синхроимпульсу, поступающему на вход

22 ° 2 модуля 1,2, устанавливается в единичное состояние. На элементе

И 20.2 в этом такте формируется синхроимпульс приема в регистры 4.2 и

5.2 соответственно элементов матрицы а, и а„ . Указанные значения поступают на вторые входы умножителей

10.2 и 11.2, на первые входы которых поступают считанные по адресу а, = 000 из блоков 8.2 и 9.2 памяти соответственно значения b „ и

Ъ, В этом же такте полученные произведения а и b „ и а, Ъ, суммируются на сумматоре 12,2. Полученная сумма а„, Ъц + а, Ъ, поступает на первый вход сумматора 12,2, на второй вход которого с выхода коммутатора 28 поступает уровень логического нуля (нулевое значение на упранляющем входе коммутатора 28). В этом же такте в регистры 2.1 и 2.2 принимаются соответственно значения а . и а, Во втором такте полученное в сумматоре 13.2 значение а„ b< +

01088 6

+ a Ъ,. принимается в регистр

14.2 и поступает на второй вход сумматора 13.1 На вход устройства поступает значение элемента матрицы а< .

В этом же такте триггер 19.1 устанавливается н единичное состояние, а триггер 19.2 — в нулевое (в соответствии с нулевым значением на выходе 35 блока 30).

Таким образом, в этом такте происходит прием значений а, и а„ соответственно в регистры 4.1 и 5.1 и в регистры 2.1 и 2.2. Прием информации в регистры 4.2 и 5,2 блокируется нулевым значением на выходе триггера

19,2, и в этих регистрах сохраняются соответственно значения а, и а „ .

Значения а <, а,. с выходов регистров 4.1 и 5.1 поступают на вторые входы умножителей 10,1 и 11,1, на первые входы которых поступают считанные из блоков 8.1 и 9.! памяти соответственно значения b 4< и Ь, (а, = 000). В этом же такте полученные пРоизведения a<+be< и а„Ьэ< поступают на сумматор 12.1. Полученная сумма а«b«+ a,зЪ < поступает на первь<й вход сумматора 13,1, на второй вход которого поступает сумма а, Ь, + а< Ь,. На выходе сумматора 13.1 получаем первое значение результирующей матрицы с<, = а„b« +

+ а< Ьг< + а<зЬз, + a<4b < .

В этом же такте и модуле 1.? происходит формирование следующей суммы произведения: a«Ъ<г + а,гЪг,,значениЯ Ь г H Ъ <г считываютсЯ соотв етстценно из блоков 8.2 и 9.2 памяти по адресу А < = 001 и поступают на первые входы умножителей 10.2 и 11.2.

С выхода регистров 4,2 и 5.2 значения а,, а « поступают на вторые входы умножителей. Полученные произведения а<, Ъ,z и а, Ъгг поступают на входы сумматора 12.2. Полученная сумма поступает на вход сумматора

13.2, где складывается с нулем: а «Ь <г + а<гЬгг + О.

В третьем такте значение суммы а « b « + a< Ъ принимается в регистр 14.2, а. в регистр 14.1 принимается полученное в предыдущем такте значение с„,, которое поступает на выход устройства.

В,этом же такте происходит формирование следующих сумм аналогично вычислениям в предыдущих тактах: в модуле 1,1 — с <г = а «b< + а,< b +

+ а + а,гЬ э.

На вход устройства поступает значение а . Состояние триггеров 19.1 и 19,2 не изменяется, поэтому не вырабатываются синхроимпульсы приема информации в регистры 4.!, 5,1, 4,2 и 5.2 и их состояние не меняется.

В регистры 2.1 и 2,2 принимаются соответственно значения а, и а 4 .

В четвертом такте на вьжод устройства поступает сформированное значение с<г, а на вход 3 — значение а

В модулях l.! и 1.2 происходит <1<орI мирование следующих значений: в моруле 1,1 — c,> =a„b,> +а, Ь, +

+ а <1Ь q> + à «b4g ., в модуле 1. 2—

Ъ„4 + а„Ь„, Состояние регистрон 4.1, 5.1, 4.2 и 5.2 в этом такте не меняется, В регистры ?.1 и 2.2 принимаются знаа H аг< °

В пятом такте работа устройства повторяется аналогично первому такту.

Триггер 19.2 устанавливается в единичное состояние, в результате чего вырабатывается синхроимпульс приема в регистры 4.2 и 5.2 соотнетстненно значений а и аг<.

В модулях устройства в этом такте формируются следующие значения: в моруле 1.1 — c« = a„b„4 + а<гЬг4 +

+ a< b )4 + a<4b 4, a MодУле ,Ь„+ Ь

Аналогичным образом но всех последующих тактах до семнадцатого формируются все остальные элементы с,<, результирующей матрицы, В устройстве одновременно с выполнением вычислений осуществляется подзагрузка элементов матрицы G для следующего произведения. Подзагрузка происходит через следующие элементы устройства: сумматоры 15.i и lб,i регистры б.i и 7.i коммутатор

18.i. В этом режиме на сумматорах

15,i и lб,i происходит пропуск операндов по второму входу (единичное значение на втором управляющем входе

23.i модуля l,i). Элементы требуемой матрицы g < по столбцам подаются на второй вход 21 цифроного фильтра и затем в каждом такте поочередно принимаются в регистры 6.1, 7,1, 6,2 и 7,2, С выхода сумматора 16.1 элемент матрицы g<< поступает на тре,тий вход модуля 1,2 через коммутаI .тор 18.1. Загрузка одного столбца мат150!088 рицы Г происходит за 4 такта следующим образом: в первом такте элемент матрицы р я принимается в регистр

6.1.

Во втором такте в регистры 6,) и 7.1 принимаются соответственно значения g«и g «

В третьем такте элементы g,,8д,, g < принимаются соответственно в регистры 6,1, 7.1 и 6,2. В четвертом такте, кроме приема элементов.gag, g < g и в регистры 6.1, 7.1, 6.2 и 7.2, происходит запись этих же значений в блоки 8.1, 9.1 8.2 и 9,2 памяти по адресу А >< = 100, Аналогичным образом элементы остальных столбцов в каждом четвертом такте записываются в соответствующие блоки памяти по следующим адресам:

101, 110, 111. Таким образом,чтение и запись элементов матрицы происходит из двух разных областей блоков 8.1 и 9,i памяти.

Устройство в режиме фильтрации работает аналогично известному устройству.

При реализации процедуры цифровой фильтрации устройство должно вычислять выражение вида

У(п) = W(i)X(n-i+1), 1=! где W(1) — коэффициенты импульсной характеристики цифрового фильтра, X(i) — входные отсчеты;

У(п) — выходные отсчеты;

N — количество коэффициентов импульсной характеристики цифрового фильтра, Рассмотрим пример работы фильтра прн N = 8. В этом случае число модулей равно N/4 = 2. При работе в режиме фильтрации на первые входы умножителей 10,i и 11, поступают с выходов блоков 8,i и 9.i памяти соответственно коэффициенты h и h <, .

Значения этих коэффициентов в исходном состоянии в соответствующих блоках памяти: W(4) — в блоке 8.1;

W(3) — в блоке 9.1, W(2) — в блоке

8.2, W(1) — в блоке 9.2.

На вход устройства 21 подается в этом режиме уровень логического нуля, Все регистры в исходном состоянии установлены в нуль, Коммутатор

28 подключает третий выход модуля

l,2 к второму входу этого же модуля.

В первом такте в регистры 4.1 и

2.! принимается входной отсчет Х(1), который поступил на.вход 3. цифрового фильтра. В умножителе формируется произведение X(l)W(4), которое через сумматор 12.1 поступает в выходной сумматор 13.1 и в следующий такт принимается в выходной регистр

14,1. Одновременно произведение

X(1)W(4) поступает на первый вхоД сумматора 15.1, суммируется с нулем и поступает на вход регистра 7.1.

Во втором такте в регистры 4,1 и

2.1 принимается входной отсчет Х(2), а в регистр 5.1 — Х(1). В умнажителях 10.1 и 11.1 формируются соответственно произведения Х(2)М(4) и

Х(1)W(3). На выходе сумматора 12.1

2р получаем сумму X(2)W(4) + X(1)W(3), которая суммируется с нулем в сумматоре 13,1 и поступает на вход регистра 14.1. B этом же такте в регистры 14.1 и 6.1 принимается сум25 ма X(1)W(4)+0, Одновременно на первый вход модуля 1.2 поступает входной отсчет Х(1), который принимается в регистр 2.2. В умножителе 10.2 формируется произведение X()) х W(2), 3п которое через сумматор 12.2 поступает на вход выходного регистра 14.2.

В третьем такте происходит. формирование следующих произведений и сумм: в модуле 1.1: умножитель 10,1

X(3)W(4); умножитель 11,1 — X(2)W(3); сумматор 12.1 — Х(3)И(4) + X(2)W(3); сумматор 13 ° 1 — X(3)W(4) + X(2)W(3)+

+ X(1)W(2).

В регистры 14.I, 6.1 и 7.1 прини40 маются соответственно значения

X(2)W(.4) + X(1)W(3); X(2)W(4);

X(1)W(3), В модуле 1.2: умножитель 10.2

X(2)W(2); умножитель 11.2 — X(1)W(1);

45 сумматор 12,2 — X(2)W(2) + X(1)W(1).

В этом же такте сумма X(2)W(4) +

+ X(I)W(3) принимается в регистр

14.1 и поступает на выход устройства.

Аналогичным образом на этом выходе устройства В следующих тактах (bop— мируются следующие значения: 4-й такт — X(3)W(4) + X(2)W(3) +

+ X(I)W(2); 5-й такт — X(4)W(4) +

+ X(3)W(3) + X(2)W(2) + X(1)W(l);

6-й такт — Х(5)Й(4) + X(4) W(3) +

+ X(3)W(2) + X(2)W(l ); 7-й такт

Х(б)Ч(4) + X(5)W(3) + X(4)W(2) +

+ X(3)W(l) + X(2)W(!) + X(l)W(2);

8-й такт — Х (7)W(4) + X(6)W(3) +

1 501088

+ Х(5)Ч(2) + Х(4)11(1) + X(3)W(l) +

+ X(2)W(3) + X(l)W(3); 9-й такт—

Х(8) W(4) + Х(7 )W(3) + X(6)W(2) +

+ X(5)W(l) + Х(4) W(l) + X(3)W(2) +

+ X(2)W(3) + X(1)W(1), Таким образом, за восемь тактов работы устройства происходит формирование выходного отсчета У(п). В дальнейшем устройство работает ана- 10 логично описанному.

Ф о р м у л а и з о б р е т е н и я

Цифровой фильтр, содержащий блок 15 управления, N/4 вычислительных модулей (N — длина импульсной характеристики), причем первый выход (g-1)го вычислительного модуля ()=2,N/4) подключен к первому информационному входу g-ro вычислительного модуля, второй выход которого подключен к второму информационному входу (g-1)ro вычислительного модуля, а первый и третий информационные входы первого вычислительного модуля являются соответственно первым и вторым информационными входами цифрового фильтра, второй выход первого модуля является информационным выходом 30 устройства, при этом каждый вычислительный модуль содержит входной и выходной регистры, два умножителя, сумматор произведений, выходной сумматоР, два су матора промежуточных результатов и три буферных регистра, причем информационный вход входного регистра является первым входом вычислительного модуля, первым выходом которого является выход вход- 40 ного регистра, выходы первого и второго умножителей подключены соответственно к первому и второму входам сумматора произведений, выход которого подключен к первому входу выход- 45 ного сумматора, второй вход которого

I является вторым информационным входом вычислительного модуля, выход выходного сумматора подключен к информациОнному ВХОДУ ВыходнОГО РеГистра, 50 выход которого является вторым выходом вычислительного модуля, выход первого умножителя подключен к первому входу первого сумматора проме.— жуточных результатов, второй вход ко- >5 торого является третьим информационным входом вычислительного модуля, выход. первого сумматора промежуточных результатов подключен к информационному входу первого буферного регистра, выход которого подключен к информационному входу второго буферного регистра, выход второго умножителя подключен к первому входу второго сумматора промежуточных результатов, второй вход которого подключен к выходу второго буферного реги» стра, выход второго сумматора промежуточных результатов подключен к информационному входу третьего буферного регистра, а первый тактовый выход блока управления подключен к первому тактовому входу i-го вычисли; тельного модуля, о т л и ч а ю щ и Й с я тем, что, с целью расширения области применения за счет выполнения многомерной фильтрации, в него введен коммутатор, первый информационный вход которого подключен к третьему выходу N/4-го вычислительного модуля, второй информационный вход которого подключен к выходу коммутатора, второй информационный вход которого является входом задания логического нуля фильтра, первый адресный выход блока управления подключен к первому адресному входу i-го (1 = 1, N/4) вычислительного модуля, второй, третий и четвертый тактовые выходы блока управления подключены к соответствующим одноименным тактовым входам i-го вычислительного модуля, управляющий вход коммутатора подключен к второму тактовому выходу блока управления, третий выход (g-1)-го вычислительного модуля подключен к третьему информацион- ному входу )-го вычислительного модуля, четвертый выход которого подключен к четвертому тактовому входу (g-1)-го вычислительного модуля,второй адресный вход N/4-го вычислительного модуля подключен к второму адресному выходу блока управления, а пятый выход J-го вычислительного модуля подключен к второму адресному входу g-го вычислительного модуля, причем в i-й вычислительный модуль введены регистр адреса, два регистра, два блока памяти, триггер, элемент

И и коммутатор, первый информационный вход которого подключен к выходу третьего буферного регистра, выход второго сумматора промежуточных результатов подключен к второму информационному входу коммутатора, выход которого является обратным выходом

15010 вычислительного модуля, выходы первого и второго буферных регистров подключены к информационным входам соответственно первого и второго бло5 ков памяти, выходы которых подключены к первым входам соответственно первого и второго умножителей, вторые входы которых подключены к выходам соответственно первого и второго регистров, информационный вход первого регистра подключен к первому информационному входу вычислительного модуля, выход входного регистра — к информационному входу второго реги- 15 стра, первым адресным входом вычислительного модуля являются соединенные первые адресные входы первого и второго блоков памяти, вторые адресные входы которых соединены с информаци- 20 онным входом регистра адреса и являются вторым адресным входом вычислительного модуля, четвертым тактовым

88 12 входом которого является информационный вход триггера, выход которого является четвертым выходом вычислительного модуля и подключен к первому входу элемента И, выход которого подключен к тактовым входам первого и второго регистров, выход регистра адреса является пятым выходом вычислительного модуля, вторым тактовым входом которого являются соединенные второй вход элемента И, тактовые входы триггера, входного и выходного регистров, первого, второго и третьего буферных регистров, входы синхронизации первого и второго сумматоров промежуточных результатов, управляющий вход коммутатора соединены и являются первым входом вычислительного модуля, третьим тактовым входом которого являются соединенные входы разрешения записи считывания первого и второго блоков памяти.

1501088

Такпщ 1

1и

Фиа.Ч

Составитель А,Баранов

Техред Л.Олийнык Корректор С.Черни Редактор А.Огар

Заказ 4871/47 Тираж 668 Подписное

ВНИКНИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", г. Ужгород, ул. Гагарина, 101