Вычислительное устройство

 

Изобретение относится к вычислительной технике и может быть использовано в быстродействующих специализированных вычислителях, реализующих арифметические операции. Целью изобретения является расширение класса решаемых задач за счет возможности выполнения операции деления и нормирования. Устройство содержит первый регистр 1, второй регистр 2, третий регистр 3, первый сумматор 4, второй сумматор 5, первый мультиплексор 6, второй мультиплексор 7, первый блок 8 сдвига, второй блок 9 сдвига, третий блок 10 сдвига, блок 11 управления, сумматор 12 по модулю два, вход 13 знака первого аргумента, вход 14 знака второго аргумента, вход 15 первого аргумента, вход 16 кода операции, вход 17 запуска, тактовый вход 18, вход 19 второго аргумента, выход 20 знака результата, выход 21 признака окончания вычислений, выход 22 признака деления на нуль, выход 23 признака переполнения, выход 24 результата. 5 ил.

союз советских социАлистических

РЕспуБлик (51)4 G 06 F 7 544

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А STOPCHOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ по изот кткниям и откРытиям пРи Гкнт сссР (21) 4150598/24-24 (22) 21.11.86 (46) 07.09.89. Бюл. Р 33 (72) А.Д.Марковский, Г.Г.Меликов, О.И.Пустовойтов, В.В.Полянский и Ю.М.Торгоненко (53) 681.325(088.8) (5e) Авторское свидетельство СССР

Ф 732863 кл. С 06 F 7/552, 1980.

Авторское свидетельство СССР

В 773618, кл. С 06 F 7/38, 1980. (54) ВЫЧИСЛИТЕЛЬНОЕ УСТРОЙСТВО (57) Изобретение относится к вычисли1 тельной технике и мокет быть использовано в быстродействующих специализированных вычислителях, реализующих арифметические операции. Целью изобретения является расширение класса реааеюис задач эа счет возмохности

„.SU„„150 442 А1

2 выполнения операции деления и нормирования. Устройство содержит первый регистр 1, второй регистр 2, третий регистр 3, первый сумматор 4, второй сумматор 5, первый мультиплексор 6, второй мультиплексор .7, первый блок 8 сдвига, второй блок 9 сдвига, третий блок 10 сдвига, блок 11 управления, сумматор 12 по модулю два, вход 13 знака первого аргумента, вход 14 знака второго аргумента, вход 15 первого аргумента, вход 16 кода операции, вход 17 запуска, тактовый вход

18, вход 19 второго аргумента, выход

20 знака результата, выход 21 признака окончания вычислений, выход 22 признака деления на нуль, выход 23 признака переполнения, выход 24 результата. 5 ил.

Y; =Y ;,+Y ; 2

Z.,=Z,. „+l где i e (1,2., j;a(1,2, .

3 . (1

,. 2

s); .1; (1) (2) 55 (3) 1506442

Изобретение относится к вычислительной технике и может быть использовано в быстродействующих специализированных вычислителях, реализующих

5 арифметические операции.

Целью изобретения является расширение класса решаемых задач за счет возможности выполнения операции деления и нормирования. 10

На фиг. 1 представлена функциональная схема устройства; на фиг. 2 функциональная схема блока управления; на фиг. 3 — схема шифратора сдвига; на фиг. 4 — схема узла форми- 15 рования признаков; на фиг ° 5 — схема узла формирования сигналов занесения, Устройство содержит первый 1, второй 2 и третий 3 регистры, первый 4 и второй 5 сумматоры, первый 6 и вто- 20 рой 7 мультиплексоры, первый 8, второй 9 и третий 10 блоки сдвига, блок

11 управления, сумматор 12 по модулю два, вход 13 знака первого аргумента, Ьход 14 знака второго аргумента, вход 25

15 первого аргумента, вход 16 кода операции, вход 17 запуска, тактовый вход 18, вход 19 второго аргумента, выход 20 знака результата, выход 21 признака окончания вычислений, выход 30

22 признака деления на нуль, выход

23 признака переполнения, выход 24 результата.

Блок управления содержит дешифратор 25 нуля, шифратор 26 сдвига, узел

27 формирования признаков, узел 28 формирования сигналов занесения.

Шифратор сдвига содержит группу элементов И 29, группу элементов 2ИИЛИ 30, 40

Узел формирования признаков содержит первый 31, второй 32, третий 33, четвертый 34 и пятый 35 элементы и элемент ИЛИ 36.

Узел формирования сигналов зане.15 сения содержит элемент И 37 и элемент

ИЛИ 38.

Устройство работает следующим образом.

Операция деления, реализующая вычисление по формуле Z=X/Y, выполняет- 50 ся с использованием итерационных формул

Sr(1,2,...) — количество итераций, необходимых для обеспечения заданной точности вычислений.

Начальные значения Z и У, определяются соотношениями уо (4)

Z, =Х. (5)

Очередное значение величины j вы-! числяется по формуле .1 11(У - ) э (6) где N(Y;, ) — номер старшего нулевого разряда в двоичном представлении числа у;

Операция извлечения квадратного корня, реализующая вычисления по формуле Х= ГХ, выполняется с использованием итерационных формул

- (1 + т1

У;=Y;,+Y,, 2 +Y; 2 iÅ 11,2,..., S ),. (7)

Начальные значения Z и Уо определяются выражением (4) и соотношением

Y =Х. (9)

Если при выполнении операции извлечения квадратного корня начальное значение величины У, определить выражением (4), то производится вычис— ление функции Z=.Õ/ И.

На входы знаков первого 13 и второго 14 аргументов устройства подаются значения знаков величин Х и У ири выполнении операции деления и вычиспения фучкции Z=X/vY и нули при выполнении операции извлечения квадратного корня. На вход 19 второго аргумента устройства поступает (тп+1) -разрядный двоичный код, старшие ш разрядов которого содержат числовые разряды Х, а 1 младших разрядов равны нулю. На вход 15 первого аргумента устройства поступает (ш+1) -разрядный двоичный код, старше m разрядов которого содержат числовые разряды Y npu выполнении операции деления и числовые разряды Х при выполнении операции извлечения квадратного корня, а

1 младших разрядов равны нулю (1 количество дополнительных разрядов, необходимых для исключения погрешности усечения чисел при их сдвиге за пределы разрядной сетки) .

На 18 устройства непрерывно поступают тактовые импульсы, 1506442 синхронизирующие работу устр. йства.

Код выполняемой операции определяет-. ся значением сигнала на входе 16 кода операции устройства. При единичном значении сигнала устройство реализует операцию деления, при нулевом — опе-рацию извлечения квадра.. <о:.о корня.

Перед началом выполнения очередной операции осуществляется занесение 10 операндов на регистры устройства.

В исходном состоянии на управляющие входы мультии <ексоров 6 и 1 с пятого выхода блок» 11 управления пост>пает единичный си) нал, обесиечиваюший иро- 1 хождение на выход мультиплексоров информации, иостуиизший на их нтсрые информационные входы. Вследствие это-го значения операндов, поступающие на входы первого 15 и BToðoão 19 аргу- )г) ментов устройства, передаются на вхо.ды муль гиилексорон 6 и 7 и палее на (m+1) -разрядные инфсрмациовные вхо.<ы первого 1 и второго 2 регистрон соответственно. На одноразрядный информационный вход третье."о регистра 3 в исходном состоянии поступает сформированное c мматором )2 ио моду:<ю дна значение знака результата выполняемой операци) .

IIo сигналу "Пуск", посв>иающему

«а вход 17 запуска устройства синхроп. но с одним из так)оных импульсов, про исходит занесение знака реэу.<ьэата н третий регистр 3 устройства, Однонре— менно на четвертом выходе блока 1! уп-- равления формируется сигнал занесения, поступающий на синхрониэирующие входы регистров 1 и 2, который производит запись н регистры 1 и 2 значений г и Е соответственно. Если значение Z, равно нулю, на пятом выходе блока 11 управления остается единичное значение сигнала. которое поступает на выход 2 1 устройства в качестве признака окончания вычислений.

Одновременно ну <евой код, э ане се нный во второй регистр 2 устройства, поступает на выход 24 устройства в качестве результата, а код, занесенный гав) в третий регистр 3, поступает на вы-ход 20 устройства н качестве знака результата.

Если равно нулю значегп)е У, и на выходе 21 усгройстна формируется еди— ничный код признака окончания вычис— лений, одновременно на выходе 22 уст"ройства при выполнении операции целеО ния формируется единичный код признака де.<ения на нуль.

О )ередная итсраг.;ия реалиэ eтс < н устройстве следующим образом, Значение m+1 старших раэрядон У;, поступает с первого регистра 1 н блок

1! управления, который формирует ири выполнении операции деления на перно.) и третьем выходах (m+p)-разрядные коды, содержащие единицу в 11-м разряде и нули в остальных разрядах.

На втором выходе блока 11 управления ври ныг)олнении операции деления формируется (m+p) -разрядный код, содержащий нули во всех разрядах. При выполнении операции извлечения кнадратного корня на первом, втором и третьем выходах блока 11 управления формируются коды, содержащие единицу в ji, (2 ji+2) и (ji+1) м разрядах соответственно и нули в остальных разрядах.

Сформированные на первом, втором и третьем выходах блока 11 упранления коды поступают на входы величины сдвига блоков 8-10 сдвига. На входы операндов первого 8 и третьего 10 блок<;в сдвига с выхода первого регистра 1 поступает (m+1)-разрядный код на вход операнда второго блока 9 сдвига поступает с выхода второго регистра 2 (m+1) -разрядный код

Z; „. Каждый иэ блоков 8-10 сдвига осуществляет сдвиг кода, поступившего на его первый вход, в сторону младших разрядов на количество разрядов, определяемое номером разряда кода, поступившего на второй вход блока сдвига, значение которого ран)<о единице. Освобождающиеся при сдвиге разряды принимают нулевое значение. Если все разряды кода, поступившего на второй вход блока сдвига, равны нулю, то на выходе этого блока сдвига формируется код, нсе разряды которого имеют нулевое значение.

Таким образом, на выходах блоков

8,10 и 9 сдвига при выполнении операции деления формируются значения г ; „2, 0 и Х,., 2 " соответственно, при выполнении операции извлечения квадратного корня У <, 2 г ;, 2 ) * и Х,.„2 ) < соответственно.

Коды, сформированные на выходах блоков 8,10 и 9 сдвига, и коды с выходов первого 1 и второго 2 регист1506442 ров поступают на соответствующие входы первого 4 и второго 5 сумматоров, на выходах которых формируются (m+1)разрядные значения Y. u Z соответственно.

Сформированные значения Y и Z; поступают на первые информационные входы мультиплексоров 6 и 7 и вследствие нулевого значения сигнала на управляющем входе мультиплексор". с выхода мультиплексоров поступают на информационные входы соответств.-юцего регистров.

С приходом на тактовый вход 18 устройства очередного тактового импульса блок 11 управления формирует на четвертом выходе сигнал занесения, по которому значения У; и Z; заносятся в первый 1 и второй 2 регистры со- 20 ответственно. На этом выполнение очередной итерации заканчивается.

По окончании очередной итерации в блоке 11 управления производится анализ m+p старших разрядов кода У . 25

Если хотя бы один разряд анализируемого кода равен нулю, устройство реализует очередную итерацию. Если, все разряды анализируемого кода равны единице, блок 11 управления вырабаты- 30 вает на пятом выходе единичный код признака окончания вычислений, одновременно блокируя прохождение тактовых импульсов на синхрониэирующие входы регистров 1 и 2 в качестве сигналов занесения, и выполнение операции заканчивается. Значение кода, сформированного к моменту окончания операций во втором регистре 2, которое выдается на выход 24 результата устройства, используется в качестве числовых разрядов результата операции.

В процессе выполнения деления и вычисления функции Е=Х/П в случае, если исходное значение делимого по модулю больше исходного значения делителя, при реализации одной из итераций на втором выходе второго сумматора 5 формируется единичный сигнал переноса иэ старшего разряда, который поступает на выход 23 устройства в качестве признака переполнения, а также в блок 11 управления.

Блок 11 управления вырабатывает на пятом выходе единичный код признака окончания вычислений, одновременно блокируя формирование сигнала занесения в первый 1 и второй 2 регистры, и выполнение операции деления заканчивается.

Блок 11 управления работает следующим образом.

На первый вход блока, поступает (m+p) -разрядный код, содержащий старшие разряды величины Y; . Дешифратор

25 нуля формирует на выходе (m+p)— разрядный код, содержащий единицу в разряде j 1 соответствующем старшему нулевому разряду входного кода, и нули в остальных разрядах.

С выхода дешифратора 25 нуля сформированный код поступает на первый выход блока, а также на первый вход шифратора 26 сдвига, на второй вход которого поступает код выполняемой операции.

Логические функции, которые реализует шифратор 26 сдвига для 1,;-го разряда выходного кода, имеют вид.

М, { ) =F,h F, (g/2-1) ge(4,6,8,...), .Р„® =0 1 11, 2, 3, 5,, 2К-1 3 . (10) для первого выхода шифратора 26 сдвига и

Е2hF (Q)VF hF (g 1)Ъ $ff2, 3,..., m+ p11, q,(1)=Ã 4Е, (1) для второго выхода нифратсра 26 сдвига.

На первый, второй и третий входы узла 27 формирования признаков поступают соответственно (m+p)-разрядный код старших разрядов величины У;,, разрядный код старших разрядов величины У,, и код приэнака переполнения. При равенстве нулю всех разрядов кода, поступившего на первый вход узла 27 формирования признаков, равенстве единице всех разрядов кода, поступившего на первый вход, равенстве нулю всех разрядов кода, поступившего на второй вход узла 27 формирования признаков, а также единичном значении кода признака переполнения, на первом выходе узла формируется единичный код приэнака "Конец операнда". Единичный код признака деления на нуль формируется на втором выходе узла 27 формирования признаков прн равенстве нулю всех разрядов кода, поступающего на первый вход этого узла.

На первый, второй и третий входы узла 28 формирования сигналов занесения поступают сигнал запуска, так1506442 товые импульсы и признак окончания вычислений соответственно.

Предлагаемое устройство, наряду с выполнением операций деления и извлечения квадратного корня, может выполнять вычисления по формуле Z=

=Х/Y. Для этого достаточно при выполнении операций извлечения квадратного корня подать на вход 15 первого аргу- 10 мента устройства вместо кода Х код Y. формул а изобретения

Вычислительное устройство, содержащее три регистра, два сумматора, три блока сдвига и блок управления, причем выходы первого и второго регистров соединены с входами первых слагаемых первого и второго сумматоров 20 соответственно, входы вторых слагаемых первого и второго сумматоров соединены с выходами первого и второго блоков сдвига соответственно, выход третьего блока сдвига соединен с вхо- 25 дом третьего слагаемого первого сумматора, о т л и ч а ю щ е е с я тем, что, с целью расширения класса решаемых задач за счет возможности выполнения операции деления и нормирования, в устройство введены два мультиплексора и сумматор по модулю два, причем первый и второй входы сумматора по модулю два соединены с входами знака соответственно первого и второго аргументов устройства, выход сумматора по модулю два соединен с информационным входом третьего регистра, выход которого соединен с выходом знака результата устройства, первые

40 информационные входы первого и второго мультиплексоров соединены с выходами соответственно первого и второго сумматоров, вторые информационные входы первого и второго мультиплексоров соединены с входами соответственно первого и второго аргументов устройства, выходы первого и второго мультиплексоров соединены с информационными входами соответственно пер50 вого и второго регистров, выход первого регистра соединен с входами операнда первого и третьего блоков сдвига, выход второго регистра соединен с входом операнда второго блока сдвига, входы. величины сдвига первого, третьего и второго блоков сдвига соединены соответственно с первым, вторым и третьим выходами блока управле1О ния, четвертый выход блока управления соединен с синхронизирующими входами первого и второго регистров, пятый выход блока управления соединен с управляющими входами первого и второго мультиплексоров и выходом признака окончания вычисления устройства, шестой выход блока управления соединен с выходом признака деления на нуль устройства, вход анализа первого аргумента блока управления соединен с выходом первого регистра, вход кода операции блока управления соединен с одноименным входом устройства, вход запуска устройства соединен с синхронизирующим входом третьего регистра и входом запуска блока управления, тактовый вход устройства соединен с одноименным входом блока управления, вход анализа второго аргумента блока управления соединен с выходом второго регистра и выходом результата устройства, вход анализа переполнения блока управления соединен с выходом переноса второго сумматора и выходом признака переполнения устройства, причем блок управления содержит деыифратор нуля, шифратор сдвига, узел форкчрования признаков, содержащий четыре элемента И и элемент ИЛИ и

| узел формирования сигналов занесения, содержащий элемент И и элемент ИЛИ, причем вход анализа первого аргумента блока управления соединен с входом дешифратора нуля с соответствующими прямыми входами первого элемента И и инверсными входами второго элемента И узла формирования признаков, выход дешифратора нуля соединен спервым выходом блока управления и с первым входом шифратора сдвига, второй вход которого соединен с входом кода операции блока управления, вход запуска и тактовый вход блока управления соединены соответственно с первым н вторым входами элемента И узла формирования сигналов занесения, выход элемента И которого соединен с первым входом элемента ИЛИ этого узла, второй вход элемента ИЛИ которого соединен с первым выходом узла формирования признаков, выход узла формирования сигналов занесения соединен с четвертым выходом блока управления, пятый и шестой выходы которого соединены с выходами элемента ИЛИ и третьего элемента И соответственно узла формирования признаков, соответствую1506442

ll

12 щие инверсные входы третьего элемента И этого узла соединены с входом анализа первого аргумента блока управления, вход анализа второго аргумента блока управления соединен с соответствующими инверсными входами четв ртого элемента И узла формирования признаков, первый вход пятого элемента И этого узла соединен с входом анализа переполнения блока управления, выходы первого, второго, четвертого и пятого элементов И узла формирования признаков соединены с соответствующими входами элемента

ИЛИ этого узла.

> 150б442

Составитель С. Куликов

Редактор В.Петраш Техред А.Кравчук Корректор М.Пожо

Заказ -39/50 Тираж бб8 Подписное

II

ВНИИПИ Государ твенного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производс-венно-издательский комбинат "Патент", г. Ужгород, ул. Гагарина, 101