Устройство для умножения с накоплением

 

Изобретение относится к вычислительной технике и может быть использовано в арифметических устройствах ЭВМ. Цель изобретения - повышение быстродействия при вычислении сумм парных произведений. Устройство содержит регистр 10 множимого, сумматор 6, регистр 11 множителя, блоки 1 и 2 памяти, группы элементов И 3 и 4, элемент И 5, сдвигатель 7 и коммутаторы 8 и 9. Функционирование устройства включает два цикла: в течение первого цикла формируются и заносятся в блок два значения частичных произведений величин A<SB POS="POST">I</SB> на к - разрядные группы чисел X<SB POS="POST">I</SB>. При этом в ячейке с адресом B<SB POS="POST">I</SB> формируется число S =Σ A<SB POS="POST">J</SB> I<SP POS="POST">.</SP>2<SP POS="POST">K</SP>, где J - номер числа X, в коде которого присутствует группа разрядов, образующих код I

к - вес этой группы. Во втором цикле производится суммирование частичных произведений. 2 ил., 3 табл.

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИН

А1 (19) (И) (51).4 С 06 F 7/52

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А BTOPCH0MV СВИДЕТЕЛЬСТВУ

5tu0da аюуьталы фи@1

ГОСУДАРСТВЕННЫЙ НОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМ

ПРИ ГКНТ СССР

I (21) 4369523/24-24 (22) 26.01.88 (46) 23.09.89. Бюл. 35 (71) Институт кибернетики им. В.М. Глушкова (72) Ю.А.Сабельников и М.А.Демидов (53) 681.325(088.8) (56) Авторское свидетельство СССР 480077, кл. G 06 F 7/52, 1973 °

Карцев М.А. Арифметика цифровых машин.- М.: Наука, 1969, с ° 35, рис. 4-2б. (54) УСТРОДСТВО ДЛЯ УМНОЖЕНИЯ С НАКОПЛЕНИЕМ (57) Изобретение относится к вычислительной технике и может быть использовано в арифметических устройствах

ЭВМ. Цель изобретения - повышение

2 быстродействия при вычислении сумм парных произведений. Устройство содержит регистр 10 множимого, сумматор 6, регистр 11 множителя, блоки 1 и 2 памяти, группы элементов И 3 и 4, элемент И 5, сдвигатель 7 и коммутаторы 8 и 9. Функционирование устройства включает два цикла: в течение первого цикла формируются и заносятся в блок два значения частичных произведений величин а; íà k-разрядные группы чисел Х,. При .этом в . ячейке с адресом Ь; формируется число S -== а„° i ° 2, где j — номер числах Х, в коде которого присутствует группа разрядов, образующих код i; k - -вес этой группы. Во втором цикле производится суммирование частичных произведений. 2 ил., 3 табл.

3 150987

Изобретение относится к вычислительной технике и может быть использовано в арифметических устройствах

ЭВМ.

Целью изобретения является повышение быстродействия при вычислении суммы парных произведений.

На фиг.1 представлена функциональная схема устройства, на фиг.2 - вре- 10 менная диаграмма импульсов управления о устройства, поясняющая его функционирование.

Устройство для умножения с накоплением чисел разрядности и содержит 15 блоки 1 и 2 памяти, группы элементов

И 3 и 4, элемент И 5; сумматор 6, комбинационный сдвигатель 7, первый 8 и второй 9 коммутаторы, регистр 10 множимого, регистр 11 множителя, при- 20 чем вход сдвига-загрузки регистра 11 соединен с входом сдвига-загрузки регистра 10 и с первым входом управления устройства (сигнал U „ ), второй вход управления устройства соединен с входом загрузки сумматора 6 (сигнал

U>), входы множителей устройства соедйнены с информационными входами регистра 11, входы множимых соединены с информационными входами регистра 30

10, входы последовательного ввода данных которого соединены с шиной нулевого потенциала, а выходы — с первыми информационными входами коммутатора 8, вторые информационные входы которого соединены с первыми информационными входами коммутатора 9 и с выходами блока 1, выходы коммутатора соединены с информационными входами сдвигателя 7, выходы которого соеди- 40 нены с первыми информационными входами сумматора 6, выходы которого соединены с первыми входами групп элементов И 3 и 4, выходы которых соединены с информационными входами соот- 45 ветственно блоков 1 и 2, выходы блока 2 соединены с третьими информационными входами коммутатора 8 и с вторыми информационными входами коммутатора 9, выходы которого соединены с вторыми информационными входами сумматора 6 и являются выходами результата устройства, третий и четвертый входы управления которого соединены с входами соответственно блоков 1 и 2..

>5 (сигналы U < и U ), пятый и шестой входы управления соединены с вторыми группами соответственно групп элементов И 3 и 4 (сигналы U и U6), седь6 4 мые входы управления устройства соединены с входами сдвига сдвигателя 7 (сигналы U ) восьмой вход управления устройства соединен с входами управления коммутатора 8 (сигналы Б,„ ), девятый вход управления устройства соединен с входом управления коммутатора 9 (сигнал U ), десятый вход управления устройства соединен с входом управления третьим состоянием выходов регистра 11 (сигнал U ), одиннадцатый вход управления соединен с первым входом элемента И 5 (сигнал U ), выход которого соединен с входом сложения-вычитания сумматора б (сигнал U ), второй вход элемента И 5 соединен старшим (знаковым) разрядом регистра 11 (сигнал U<<), младшие К выходных разрядов которого соединены с входами адреса блока 2 и с первыми адресными входами устройства (сигналы U ), вторыми входами которого являются входы адреса блока 1 (сигналы U>).

Для устранения явления "гонок", которое может возникать в цепях передачи сигналов, сумматор 6 должен иметь входные регистры, загрузка информации в которые разрешается с второго входа управления устройства (сигнал Ug, вход загрузка сумматора

6), и может быть построен на элементах 1802 ИИ1. Сдвигатель 7 может быть построен на элементах 531 ИР 21, регистры 10 и 11 - на элементах 533

ИР 16.

На фиг.2 показаны диаграммы сигналов на соответствующих входах управления и адресных входах устройства, а та кже на втором входе устройства и на элементе И 5. При этом для определенности считается, что запись информации в блоки 1 и 2 разрешается уровнем логической "l сигналов U<, U сложение двоичного числа на втором информационном входе сумматора 6 с числом на первом информационном входе осуществляется по уровню логического

"0" сигнала U вычитание из числа на втором входе сумматора б числа на, первом информационном входе - по уровню логической "1" сигнала U загрузка информации во входные регистры сумматора 6 разрешается уровнем логической "1" сигнала U>, отсутствию сдвига входной информации сдвигателем 7 соответствует код "00" (сигналы U ), сдвигу на один разряд влевокод "01", на два разряда - "10", подключению первых информационных входов коммутатора 8 к его выходам соответствует код "01 (сигналы U „ ), вторых информационных входов - код "10", третьих - "11", подключению первых информационных входов коммутатора 9 к его выходам соответствует уровень логической "1" сигнала U, вторых информационных входов - уровень логического "0", загрузка информации s регистры 10 и 11 разрешается уровнем логической "1" сигнала U<, сдвигуровнем логического "0", выходы регистра 11 переводятся в третье состояние уровнем логической "1" сигнала

Б > Кроме этого, сигналы 11, Б4.

U < отображаются на фиг.2 в шестнадцатиричной системе счисления, а 4. обозначено произвольное состояние этих сигналов.

Устройство умножения с накоплением функционирует следующим образом.

Множимые, представленные в дополнительном коде, загружаются в регистр

10 в младшие и разрядов, старшие и разрядов заполняются знаком. Регистр

10 выполняет сдвиг влево сразу на К разрядов, при этом через последовательные входы данных освободившиеся разряды заполняются нулями. Множители, которые должны быть представлены в прямом коде, загружаются. в регистр 11, который выполняет сдвиг вправо сразу на К разрядов, при этом знаковый разряд в сдвигах не участвует.

Таким образом модуль множителя разбивается на M К-разрядных групп (ниже приведено обоснование такого разбиения). Блок 1 содержит 2 ячеек па" к/а мяти, блок 2 - 2 ячеек памяти. Внешk нее устройство, подключаемое к первому адресному входу устройства, должно обладать третьим., состоянием на своих выходах.

Для правильной работы перед первым (после включения питания) обращением к устройству необходимо выполнить обнуление блоков 1 и 2 памяти. Эта операция выполняется посредством установки в "0" сигналов U .,,U и в "1" сигналов Ul, U< U, и переборов с помощью сигналов U>, U< всех адресов всех ячеек памяти блоков 1 и 2. В результате этой операции во все ячейки блоков 1 и 2 загружаются нули.

Пример. Пусть необходимо вы числить сумму произведений таких че09876

6 тырех восьмираэрядных двоичных чисел, 00000001.00110010 + 00000010. ./-00010000/ + /-00000011/.00000001 +

+ / 00000100/,/ 00100011/. Поскольку с учетом знаков разрядность сомножителей = 9, то для данного частного случая потребуются восемнадцатираз" рядные блоки 1 и 2, групп элементов

10 И 3 и 4, сумматор 6, коммутаторы 8 и

9, сдвигатель 7 и регистр 1О, девяти- разрядный регистр 11. Если K = 4, так как в резисторах 10 и 11 будут выполняться сдвиги на четыре разряда, а емкость блоков 1 и 2 будет четыре и шестнадцать ячеек памяти соответственно, массивы операндов будут выглядеть следующим образом: множимые множители

20 первый 0.00000001 0.00110010 второй 0.00000010 1.00010000 третий 1.11111101 0.00000001 четвертый 1.11111100 1.00100011 (точкой отделены знаковые разряды).

25 Работа устройства по вычислению суммы произведений пар чисел проходит в два этапа. Первый этап начинается установкой в "1" сигналов U, U, -.U> 1 пОДачей на ВХОД сДвига сДви гателя 7 кода "00" (сигналы U> ) и кода "01" на вход управления коммутатора 8 (сигналь1 U« ) и одновременной загрузкой первой пары сомножителей в регистры 10 и 11. В первой половине этого и каждого следующего такта первого этапа работы устройства во входные регистры сумматора 6 загружаются содержимые регистра 10 и ячейки блока 2, адрес которой задается младши40 ми К выходными разрядами регистра 11, а во второй половине такта результат .суммирования (вычитания) загружается в ту же ячейку блока 2. Во втором такте сигнал 11„ устанавливается в

45 "0", в конце этого такта в ячейку па- мяти блока 2 с адресом, определяемым сдвинутыми К разрядами регистра 11, будет загружен результат суммирования (вычитания) сдвинутого содержимого регистра 10 и числа, хранившегося в этой ячейке до начала такта. В последующих тактах первого этапа устройство работает аналогично. Для данного конкретного примера первый этап

55 включает 8 тактов. Диаграммы управляющих сигналов представлены на фиг.2.

Информация на выходах блоков устройства для первого этапа (и для двух циклов второго этапа) представлена

1509876 в табл. 1 (в шестнадцатиричной системе счисления, — произвольное состояние выходов).

Результатом работы устройства на первом этапе является накопление в ячейках памяти блока 2 сумм частичных произведения. Содержимое блока. 2 .- после первого этапа (а также после каждого цикла второго этапа) для даИ- 10 ного частного случая представлена в табл. 3, информация отображается в шестнадцатиричной системе числения.

Для получения Конечного результата необходимо перемножить содержимое ячеек памяти блока 2 на их адреса.

Это выполняется на втором этапе работы устройства.

Второй этап работы устройства включает в себя ряд циклов (для данного случая два цикла). Первый цикл (такты с 9 по 40 включительно, фиг.2) начинается установкой в "1" сигналов

1 (0 Uqq В 0 сигналОВ U2g П7

U 2, U и подачей на вход управления 25 коммутатора 8.кода "11" (сигналы U« ).

В этом цикле роль текущего множимого играет содержимое ячейки памяти блока 2 ", ее адрес играет роль текущего множителя. В первой половине З0 первого и последующих тактов первого цикла (число которых 2 "+, для данного случая -32) во входные регистры сумматора загружается информация с выходов сдвигателя 7 и ячейки памяти

35 блока 1, адрес которой определяется сигналами U, а во второй половине такта результат суммирования загружается в ту же ячейку блока 1 (табл. 1).

Для ПерВОй ПОЛОВИНЫ ПерВОгО ЦИКЛа 40 (такты с 9 по 24 включительно, фиг.2) сигналы 6 определяются младшими К разрядами сигналов U, которые на протяжении этой половины пробегают значения от 0 до К-1 (от 0 до F, .рис. 2), для второй половины (такты с 25 до 40 включительно) - старшими

К/2 разрядами сигналов U<, которые на протяжении этой половины опять пробегают значения от 0 до 2 " (от

0 до Р, фиг.1).

Таким образом, на первом цикле . множители (Е-разрядные адреса ячеек блока 2) разбиваются пополам. Кроме

ТОГО к началу Второй пОлОВины пер 55 вого цикла (к моменту, когда сигналы U опять равны нулю, рис. 2) на вход сдвига сдвигателя 7 начинает поступать код "10" (сигналы U>), сигнал устанавливается в "1" сигнал — в "0",, т.е. во второй половине первого цикла на первый вход сумматора б поступает сдвинутое íà K/2 раз- рядов влево содержимое ячеек памяти блока 2 (сдвиг осуществляется сдвигателем 7, причем младшие К/2 разрядов заполняются нулями), а использованные ячейки памяти блока 2 обнуляются (табл. 1).

Результатом работы устройства в первом цикле второго этапа является новый, сформированный B блоке 1 (табл. 2) массив частичных произведений, размер которого в общем случае

К(2 уменьшен в 2 раз, а также обнуление блока 2 (табл. 3) .

Второй цикл (последний для данного частного случая, фиг.2 такты с 41 по 48 включительно) начинается установкой в "1" сигнала U6 и в "0" сигналов U<, U, подачей на вход "сдвига (сдвигателя 7 кода "00" (сигнала

Б, ) и кода "10" на вход управления коммутатора 8 (сигналы U « В этом цикле роль множимых играют содержимые ячеек памяти блока 1, их адреса роль множителей, которые опять разбиваются пополам;" Работа устройства

so втором цикле аналогична работе в первом цикле, однако во второй половине второго цикла сигнал U устанавливается в "1", сигнал U5 — в "0", сдвигатель 7 осуществляет сдвиг на

К/4 разрядов влево (табл. 1).

В остальных циклах второго этапа, число которых зависит от выбранного .

К, устройство работает аналогично.

Размеры массивов частичных произведений, формируемых в блоках 1 или 2, убывают. В результате таких преобразований к концу последнего цикла (в данном примере к концу второго цикла) получается массив, состоящий всего из двух элементов. В ячейке памяти с единичным адресом находится представленный в дополнительном коде результат вычислений ° Этот результат может быть снять с выходов результата устройства с помощью подачи на соответствующий адресный вход устройства единичного адреса и установки сигна"

na U в соответствующий логический уровень (e данном примере 0 = 0001, UÄ = О). Перед следующим обращением к устройству необходимо Обнулить с помОщью сигналОВ U q (U2)у U +(U ), U<

1509876

io (U< ) ячейку памяти с единичным адресом соответствующего блока (ячейку с нулевым адресом можно не обнулять, это не повлияет на дальнейшую работу устройства), после чего устройство готового к работе со следующим массивом операндов.

Разрядность блоков 1 и 2, групп элементов 3 и 4, сумматора 6, сдвига- 10 теля 7 и коммутаторов 8 и 9 может быть больше 2п в зависимости от количества вводимых разрядов расширения °

Формула изобретения

Устройство для умножения с saxonлением, содержащее регистр множимого, сумматор, регистр множителя, вход сдвига-загрузки которого соединен с входом сдвига-загрузки регистра множимого и с первым входом управления устройства, второй вход управления устройства соединен .с входом загрузки сумматора, информационные входы ре- 25 гистра множителя соединены с входами множителей устройства, информационные входы регистра множимого соединены с входами множимых устройства, входы последовательного ввода данных реги- 30 стра множимого соединены с шиной нулевого потенциала устройства, о тл и ч а ю щ е е с я тем, что, с целью повышения быстродействия, в него введены первый и второй блоки памяти, первая и вторая группы элементов И первый и второй коммутаторы, сдвигатель, элемент И, выходы регистра множимого соединены с первыми информационными входами первого коммутатора, 4 вторые информационные входы которого соединены с первыми информационными входами второго коммутатора и с выходами первого блока памяти, а выходы.первого коммутатора соединены с информационными входами сдвигателя, выходы которого соединены с первыми информационными входами сумматора, выходы которого соединены с первыми .входами первой и второй групп элементов И, выходы которых соединены с информационными входами соответственно первого блока памяти и второго блока памяти, выходы которого соединены с третьими информационными входами первого коммутатора и с вторыми информационными входами второго коммутатора, выходы которого соединены с вторыми информационными входами сумматора и являются выходами результата устройства, третий и четвертый входы управления которого соединены с входами записи соответственно первого и второго блоков памяти, пятый и шестой входы управления устройства соединен с вторыми входами соответственно первой и второй групп элементов И, седьмой вход управления устройства соединен с входом сдвига сдвигателя, восьмой вход управления устройства соединен с входом управления первого коммутатора, девятый вход управления устройства соединен с входом управления второго коммутатора, десятый вход управления устройства соединен с входом управления третьим состоянием выходов регистра множителя, одиннадцатый вход управления устройства соединен с первым входом элемента И, выход которого соединен с входом сложения вычитания сумматора, а второй вход соединен с выходом старшего знакового разряда регистра множителя, выходы младших К разрядов которого соединены с входами устройства, вторые адресные входы которого соединены с входами адреса первого блока памяти.

1509876

1 1

1 2 1

1 1

1 Э о

I ) о

С» D оо с» о аа

О A

Гц Гц

Гц Гц мм о Г*)

- Гц с» Гц с:1 Гц ам

tz3 A

04<«-0

Гц Гц а> а Гц

Гц Гцао Гц ммо а м

Гт). 3 °

O «- .т)

Гцоо

Гцьа ма о

I М I

t I

1

l Ф I х

I с-» )

1 б 3 о д Г*) - - Г3 аГ*) 4 O - -з О 4-г

Гц Г Гц О ь Гц Гц о

Г* ГцГ,ооГцГцо мммо о ммо

Гт)

О

Ю Гц

О Гц

О М о-о Гц

D C2 ° Гц ооьГц

ooo Гц

D C» D М

i0 I

1 а

О I

I I- 3

1 с)3 I

I X 1

1 t

I о од

Х«О Гт)

ХО -Гц

ХооГц

Хюа g

Хоам

Ф- О --4

Гц Оа

Гц ос» ма о

tz3 A с-3 A .Ф

Гц Гцо

Гц Гца м м с»

3 Гт»

С» Гц

Гц о м мм

1 tg 1

I I- I

I ХО1 1

1 X а

I О О I

I Y 1-

Š— — 3

Г4 с»Гц - - .

Гц o o

Woo мo о ааааа ааааа Г) ааааа ааааа Гц

ОDOOD(e

Оооо) аоаоО оооо Г„ оааар оаоом

I 1

I I I

I 333 I

l 1 1

I X .33 I

1 333 C

l tj C3l I

1 О 0 t

Х -осч

ХО о хааа

Хооо хоао о д сч Гц

О Гц о Гц

О М

ОО»4Гцо

Гц Гц О

Гц ГцО мmа

3z3 A «- -Г О

Оа-4 ««О

Г Гцоаа

Гц Гцаюо мма о ю

1 3 I

I CU 1 ! I- 1

I »тСО 1

I X I

I X Q, I

О О

I Y 1- I 1 с»

-:т о — Ю о о с» ю а с

Х с» сЧ х с» с»

Хааа хооа

Хааа о ОоГ)а4 Гц О О д -

ГцГцГц Гцa

Гц Гц Гц Гц Гц о мммммо а Гц

С» Гц с» м

1 3

I l

1 а 1

t 1- I

1 О I

1 X I

1 3 1

I 333 1

1 б 1

1 б—

I I

I »C 1

О I

I C» I

I LC» 1

Π— — — 1

Х Х

X X

X X

Х осч хо а

Хааа

Хо о о

Хооо

4ОООХХХ сЧ Гц A Гц O X Х Х

ОГцГцГцГцХХХ

О Гц Гц Гц «Гц Х X Х о ммммХ хх

X X

X X оооо Г3

ooQoO оооо Гц оаооГц оааoм

I ю 1

1 "„» 1

1 I

1- — 1 х х х х х х х х х о сч ма

1 1

1 СЧ I

I 1

I Х I

О с

t LC3 I

l l

),г I

1 „» I

Ю о а о а оо

ОО а с»

paä ь

ОД Д о

Гц Гц О О О

WГцоао ммооа

ООООГ)о

ОООЫГа О

ОООГцГцьо о о î Гц Гц а о аооммао хc4мо а мсчo счм

1 1

1 1 ! a 1

1 1- 1

1 О (I X I

1 3

I 9 I

С(1О

О

3V

О

О хсч mo

XmХхо о

DМсЧ 9 i 1

Х сЧ Х

Ol — «m I I

X a

» о

aDoooQoao ооооооаоо ооаоооооа оооаосооо оьоooсаоо

1 1 I

1 Х 1 a «- СЧ С» \-3 Ln%40 Г СО 0 \ О

333 2

l «

I I 1- 1

4ОЮОООГтба)цНСС)ц мф о о a a a o Гц д 11 Гц м Гц О а o o î î î î g (* o Гц о Гц о о о а о о о о а Гц Гц а Гц î Гц o o аоаа с»о омmа мамо о

I

1 Ч» <4 fz) Гт) 4-:Г )Z) а Гц Н О Ю МО I о л) Гц 4» Гц 4 мГц О О) ь

О Гц Гт) Гц Гц Гц а Гц Гц а Гц а о о а

О Гц Гц Гц Гц Гц О Гц Гц О Гц О О О О (О ммммма ммО ма О О Q 1

1

1.

D !

-3 0 - ы а -. и а Г; н о и н сс) аr оГца ГцaмГцоГцГ* m t о ГцГцГц ГцоГцГцоГцоГц)цо о Гц Гц о Гц Гц о Гц Гц о Гц о Гц Г* о а mмamмоммо мамс1о

1

-1 Гт3i0-1 i0 а--т D O Гт) 4 Сб Ф СЧ М I

o a а 3. д — о о Гц Д m мсО 1. (о Гц Гц -Гц Гцооо)* ооос» о Гц Гц о Гц Гц о о о Г Г о о о о ю ммa mмo o o ммо о о о

\

< co < g o о о рц д .т Гц g н a» !

- м)лслюь Гц 4 -мсс) Гц сч 1 о Гц Гц Г3 а о о Гц Г* о о о Г* Гц о о Гц Гц Г, о о о Г, Гц î o o Гц Гц о юг(ммооюммооаммо 3

I

О Гт) 4»- — О D-Гт 4 «--4 O 4»-1- I о O Д - .3 о D Гц Д Д. Гц Д». ». с»Гц ГцооàаГц ГцаОГцГ* оо с Гц ГцооаюГцГцоюГцГцоо

D м м о î o o мчм o o m м о о

1

Х Х Х Х Х Х Х Х Х Х Х Гт) Х Х Х !

ХХХХХХХХХХХГцХХХ 1

ХХ ХХХХХХХХХ ГцХХХ 1

ХХХХХХХХХХХГцХХХ 1

ХХХХXXXXХХXmXXХ I

) - . Г 3 0 K Г) a w Г*» д — - х д — -

0or лД ГцД=г ХД . о Гц Гц Г*3 Гц Гц о @ Гц о о Х Гц а о о Гц Гц Гц Гц Гц о Гц Гц а с Х Г; o o

Q МММММО mrna Q Х с а О

МЮОQD мD счmD счm) I

Го !

О Гт» 4»- 1- О О О О Гт» 4 Гц)м H m I

О 0 4 4 - 3 О О О О Гц 4 м о Гц w I оГ ГцоаооооГцГцюа)ца о Гц Гц о о а о а î Гц Гц o o Гц а о m м о о о о о а м м о а м о

О «СЧМ) О О «О О 1 б 1

1 б I

1- 1

О I

О !

О 1

333 1 (1 1 СР 1 3 i (1 1 !

1 1

М(111(М(1

М-4 LA Ч» )««СО Ch а - СЧ М- Ф LA M W CC» I

- СЧ СЧ СЧ СЧ СЧ СЧ -4 -Ф 1 -4 -М . -3 -г -4 - » 1

1509876

Табли ца 2

Содержимое блока 1

2-й этап

Адрес 1-й этап

1-й цикл 2-й цикл

00 00000 3FFF3 00000

01 00000 3ЕГЭП 00000

02 00000 00041 00000

03 000000 00014 00000

Табли ца3

Содержавшие блока 2

2-й этап

Адрес 1-й этап

1-й цикл 2-й цикл

° ° °

00000

° ° °

00000

° ° ° ° 1

00000 н, ut н ю и

О 3РРСЕ

1 3 1

2 00041

00014

4 00000

00000

3FFF5

0009В

0ОООС