Резервированное запоминающее устройство

 

Изобретение относится к вычислительной технике и может быть использовано при построении высоконадежных ЗУ, обеспечивающих в процессе работы парирование ошибок любой кратности в многоразрядных блоках памяти. Цель изобретения - повышение быстродействия устройства. Устройство содержит основные блоки 1<SB POS="POST">1</SB>-1<SB POS="POST">K</SB> памяти (N-разрядные), резервный блок 2 памяти (N-разрядный), блок 3 памяти контрольной информации (N-разрядный), сумматоры 4<SB POS="POST">1</SB>-4<SB POS="POST">N</SB> по модулю два (K+1 входов), блок 5 суммирования по модулю два (N<SP POS="POST">.</SP>K+M входов, M выходов), дешифратор 6 (N+M входов, K<SP POS="POST">.</SP>N выходов), элементы ИСКЛЮЧАЮЩЕЕ ИЛИ 7<SB POS="POST">11</SB>-7 <SB POS="POST">KN</SB>). В блоки 2 и 3 записывается контрольная информация, полученная путем суммирования определенным образом строк и столбцов массивов данных, хранящихся в блоках 1. При считывании данных сумматоры 4 и блок 5 определяют ошибки и формируют корректирующие коды, поступающие на входы дешифратора 6. В соответствии с этими кодами дешифратор 6 вырабатывает сигналы, поступающие на входы элементов 7 и направляющие искаженные разряды данных, сигналы которых поступают на вторые входы элементов 7. 2 ил.

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК

Ш 4 G 11 С 29/00

< -«4(ОЩ

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А ВТОРСКОМУ СВИДЕТЕЛЬСТВУ с

ГОСУДАРСТВЕННЫЙ НОМИТЕТ

fl0 ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

1 (21) 4138626/24-24 (22) 17.10.87 (46) 23.09.89. Бюл. - 35 (?2) В.А.Шастин, И.И.Клепиков и В.П.Петровский (53) 681.327.6(088.8) (56) Авторское свидетельство СССР

¹ 1182581, кл. G 1 С 29/00, 1983.

Авторское свидетельство СССР № 1409048, кл. Г 11 С 29/00, 1986. (54) РЕЗЕРВИРОВАННОЕ ЗАПОМИНАЮЩЕЕ

УСТРОЙСТВО (57) Изобретение относится к вычислительной технике и может быть использовано при построении высоконадежных ЗУ, обеспечивающих в процессе работы парирование ошибок любой кратности в многоразрядных блоках памяти.

Цель изобретения — повышение быстродействия устройства. Устройство содержит основные блоки 1, — 1 памяти (n-разрядные), резервный блок

„„SU 1510012 А 1

2 памяти (n-разрядный), блок 3 памя ти контрольной информации (n-разряд- " ный), сумматоры 4, — 4 „ по модулю два (k+1 входов), блок 5 суммирования по модулю два (nxk+m входов, m выходов), дешифратор 6 (и+ш входов, kxn выходов), элементы ИСКЛЮЧАЮЩЕЕ

ИЛИ 7 „ — 7(,„ ° В блоки 2 и 3 записывается контрольная информация, полученная путем суммирования определенным образом строк и столбцов массивов данных, хранящихся в блоках

1. При считывании данных сумматоры

4 и блок 5 определяют ошибки и формируют корректирующие коды, поступающие на входы дешифратора 6. В соответствии с этими кодами дешифратор 6 . вырабатывает сигналы, поступающие на входы элементов 7 и направляющие ис- каженные разряды данных, сигналы которых поступают на вторые входы элементов 7. 2 ил . 1 табл.

1510012

Изобретение относится к вычислительной технике и может быть использовано при построении высоконадежных запоминающих устройств, обеспечивающих в процессе работы парирование ошибок любой кратности в многоразрядных блоках памяти.

Цель изобретения - повышение быстродействия устройства.

На фиг. 1 приведена структурная схема резервированного запоминающего устройства; на фиг.2 — структурная схема блока суммирования по модулю два (например, для устройства при

kФ4, m. 5).

Резервированное запоминающее устройство содержит основные блоки 1

1 памяти, резервный блок 2 памяти,, 20 блок 3 памяти контрольной информации, и сумматоров 4 — 4 по модулю два на (k+1) входов каждый, блок 5 суммированин по модулю два, количество входов которого равно (k- n+m) — количеству выходов основных 1 „ — 1 и контрольного (с контрольной информацией)

3 блоков памяти, а количество выходов равно ш-количеству разрядов блока 3 памяти контрольной информации, дешиф- 30 ратор 6 на (n+m) входов и k п выходов, k групп элементов ИСКЛ))ЧА10ЩЕЕ ИЛИ

7,„— 7 < n 7 1,„— 7 1„, по и элементов в группе, выходы которых являются информационными выходами уст.,ройства.

Блок 5 суммирования по модулю два содержит m сумматоров 8, — 8,„ .по модулю два (фиг.2, ш = 5). При k = 40

= и 4, m = 5 (фиг.2) разрядные выходы первого основного блока i памя ти соединены с соответствующими первыми входами сумматоров 8 — 8 по модулю два, разрядные выходы второ- 4

ro основного блока 1 памяти соединены с соответствующими вторыми входами сумматоров 8 - 8 < по модулю два, разрядные выходы третьего основного блока 1з памяти соединены с соответствующими третьими входами сумматоров 8д — 8 и 81 по модулю два.

Для предложенного запоминающего устройства, способного в процессе работы парировать возникшие неисправности любого из k основных п-разрядных блоков 1, — 1 „ памяти, использованы резервный и-разрядный блок 2 памяти, а также m-разрядный блок 3 памяти с контрольной информацией.

Разрядность m блока 3 памяти контрольной информации определяется из в»ражений m ) 2n при четном m; m = N/n . при N/n yn, при нечетном ш, где N — разрядность информационных слов запоминающего устройства; n — разрядность основного блока памяти.

Содержимое разрядов ячеек резервного блока 2 памяти и блока 3 памяти определяется в соответствии со следующим алгоритмом, суть которого рассмотрим на конкретном примере.

Пусть при построении 16-разрядного резервированного запоминающего устройства (N = 16) принято п = 4, тогда k - =4 и m = --5 ° Если расположить разрядные выходы четырех основных блоков 1, — 1 памяти в соответствии с таблицей, имеющей четыре строки и пять столбцов,и записать поразрядные суммы по модулю два по строкам в соответствующие разряды ячейки резервного блока 2 памяти, а пораэрядные суммы по модулю два по столбцам в соответствующие разряды ячейки блока 3 памяти, то при последующем отказе, приводящем к ошибкам любой кратности в любом из основных блоков 1 — 1 памяти, неисправность может быть локализована, а информация основного блока памяти может быть восстановлена за счет поразрядного суммирования по модулю два на одной иэ групп элементов ИСКЛЮЧАЮЩЕЕ ИЛИ информации, считанной из неисправного основного блока 1, 11, памяти, и корректирующей информации, полученной с соответствующих выходов дешифратора 6.

1510012

Разрядные выходы основных блоков

Ячейки резервного блока памяти памяти

Ячейка блока памяти с контрольной информацией

Схемное соединение сумматоров

4 — 4 по модулю два с основными т.

1 — 1 и резервным 2 блоками памят 1 ти (см. фиг. 1 и таблицу) выполнено таким образом, что при полностью исправном состоянии устройства на выходах сумматоров 4 „ — 4 „ по модулю два появится нулевая информация, а при отказе одного из блоков — в искаженных разрядах, на выходах соответствующих сумматоров 4 „ — 4 „ по модулю два появится единичная информация. Съемное соединение сумматоров 8 — 8,„ по модулю два в блоке 5 суммирования по модулю два с основными 1„ — 1 и контрольным 3 блоками памяти (см. фиг ° 1, 2 и таблицу) выполнено таким образом, что при полностью исправном состоянии устройства на выходах блока 5 появится нулевая информация, а при отказе одного из блоков на выходах, . соответствующих искаженным разрядам, появится единичная информация. Локализация искаженных разрядов запоминающего устройства производится дешифратором 6 по информации с выходов блока 5 суммирования по модулю два.

Например, при отказе первого основного блока 1 памяти и искажении информации всех его и разрядов единичная информация появляется на входах 4 — 4„, 5 „ - 5 „ дешифратора 6, так как происходит несравнение информации, считанной с основных блоков

1, — 1т, памяти с информацией резервного блока 2 памяти и блока 3 памяти контрольной информации. При искажении всех и разрядов второго основно го блока 1 памяти единичная информация появляется на входах u — 4 „ и 5< — 5 дешифратора 6, при искаженин всех и разрядов третьего основного блока 1 памяти единичная информация появляется на входах 4т

4 „и 5,, 5> — 5 дешифратора 6. Ана" логичным образом происходит изменение информации на входах дешифратора

6 при искажении информации других блоков памяти запоминающего устрой2 ства и искажении информации произвольного количества разрядов в одном из них.

По информации, поданной с выходов дешифратора 6 на одни из входов

30. групп элементов ИСКЛНЧАЮЦЕЕ ИЛИ 7„„7„„,..., 7 g — 7т,„, может быть откорректирована информация, считанная с основных блоков 1 — 1 памя% ти на выходы устройства.

Из анализа таблицы следует, что искажение информации любого из основных блоков 1, — 1 т,памяти приводит к появлению единичной информации на соответствующем количестве входов

4р 4, — 4 „ и 5 „ — 5 дешифратора 6. Это позволяет исключить влияние искажения информации в резервном блоке 2 памяти или в блоке 3 памяти контрольной информации на выдаваемую из уст45 ройства информацию, так как в этом случае единичная информация появится или на соответствующем количестве входов 4, — 4 „ или 5 „ — 5 „,дешифратора 6.

Реализацию дешифратора 6 наиболее целесообразно осуществить при использовании БИС ПЗУ, при этом входная информация дешифратора 6 интерпретируется как адрес ПЗУ, а выходная информация — как считанное из

ПЗУ информационное слово. Для рас-, смотренного примера необходимо 16разрядное ПЗу с 9-разрядным адресным пространством.

1510012

Устройство работает следующим образом.

Обращение производится одновременно к блокам 1, — 1, 2, 3 памяти.

Считанная из основйых блоков 1, — 1 памяти информация поступает на одни из входов соответствующих групп элементов ИСКЛИЧЙ0111ЕЕ ИЛИ 7 „ — 7, 7 „ — 7 „. Одновременно информация одноименных разрядов основных блоков 1, — 1 „ памяти и резервного блока 2 памяти поступает на входы соответствующих сумматоров 4 — 4 по

1 модулю два, с выходов которых ре- 15 зультат суммирования (по строкам, применительно к таблице) поступает на одни из входов дешифратора 6. На другие входы дешифратора б с выходов блока 5 суммирования по модулю 2р два поступает результат поразрядного суммирования информации основных блоков i< — 1 < памяти и блока 3 памяти контрольной информации (по столбцам, применительно к таблице). 25

Информация на выходы блока 5 суммирования поступает с выходов соответствующих т сумматоров 8 — 8 (фиг.2, при m = 5), на одни из входов которых поступает информация соот- 3р ветствуюших разрядов блока 3 памяти, на остальные входы соответствующих сочетаний и сумматоров по модулю два из m поступает информация с выходов соответствующих разрядов, 35 соответствующих сочетаниям основных блоков 1, — 1„ памяти.

При отсутствии неисправностей в основных блоках 1 — 1 памяти

1 1с запоминающего устройства с выходов сумматоров 4, — 4 и выходов блока 5 суммирования по модулю два на соответствующие входы дешифратора б поступает информация об отсутствии ошибки — нулевая информация, с вы45 ходов дешифратора 6 на другие входы соответствующих групп элементов ИСКЛIОЧАЮЩЕЕ ИЛИ 7 « 7 ° ° ° т7 1

71„ поступают управляющие сигналы, не изменяющие информацию на выходах устройства. В результате с выходов групп элементов ИСКЛIОЧАЮЩЕЕ ИЛИ на выход устройства поступает информация основных блоков 1 „ - 1 памяти, При возникновении неисправности одного из основных блоков 1, — 1, памяти в дешифраторе 6 происходит по информации с выходов сумматоров

4 „ — 4„ по модулю два и выходов блока 5 суммирования по модулю два (обе информации отличные от нулевой) идентификация искаженных разрядов отказавшего блока памяти аналогично описанному. В результате с соответствующих выходов дешифратора 6 поступают управляющие сигналы на входы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ соответствующей группы, корректирующие искаженную информацию на выходах устройства (за счет ее инвертирования).

Отказ резервного блока 2 памяти или блока 3 памяти не приводит к искажению информации на выходах устройства, так как в этом случае не происходит идентификация искажения информации разрядов основных блоков 11 — 1 вследствие поступления на входы дешифратора 6 ненулевой информации только с выходов сумматоров 4 „ — 4 „ или с выходов блока 5 суммирования по модулю два. формула изобретения

Резервированное запоминающее устройство, содержащее основные блоки памяти, выходы которых подключены к входам первой группы блока суммирования по модулю два, входы второй группы которого подключены к выходам блока памяти контрольной информации, выходы блока суммирования по модулю два подключены к входам первой группы дешифратора, входы второй группы которого подключены к выходам сумматоров по модулю два, первые входы которых подключены к соответствующему выходу резервного блока памяти, входы группы каждого из сумматоров по модулю два подключены к соответствующим выходам основных блоков памяти, элементы ИСКЛЮЧАЮЩЕЕ

ИЛИ, первые входы которых.подлкючены к выходам основных блоков памяти, выходы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ являются информационными выходами устройства, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия устройства, вторые входы элементов ИСКЛЮЧАЮ1 1ЕЕ ИЛИ подключены к выходам дешифратора.

1510012

Составитель С.Шустенкo

Редактор А.Мотыль Техред А.Кравчук Корректор Т.Колб

Заказ 5822/52 . Тираж 558

Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", г. Ужгород, ул. Гагарина, 101