Процессор аппроксимационной обработки информации

 

Изобретение относится к цифровой вычислительной технике и может быть использовано для быстрого вычисления характеристик полиномов N-ой степени, аппроксимирующих входной сигнал, представленный в виде последовательности цифровых кодов. Цель изобретения - повышение быстродействия. Процессор содержит /п+1/ накапливающих сумматоров, выходной сумматор, блок умножения, блок памяти, два счетчика, коммутатор, элементы задержки и способен принимать входные коды с периодом, равным времени суммирования в накапливающем сумматоре. Принцип работы процессора связан с переходом от сумм вида ξХ<SP POS="POST">K</SP>B(X) к суммам вида ξ...ξВ(X). на первом этапе работы выполняется многократное суммирование входного сигнала. По окончании заданного объема выборки производится расчет конечных результатов обработки путем умножения многократных сумм входных кодов на постоянные коэффициенты. Процессор позволяет определять коэффициенты аппроксимирующего полинома, многократные интеграторы и усредненные производные входного сигнала, а также решать задачи интери экстраполяции. 2 ил., 1 табл.

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИН (19) (111 (so 4 G 06 F 15 353

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

М А 8ТОРСКОМ,Ф СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР (21 ) 4376894/24-24 (22) 09,02.88 (46) 15.08.89. Бюл, У 30 (72) А.Ю.Веревкин и Ю.Д.Дорский (53) 681.325 (088.8) (56) Авторское свидетельство СССР

Р 1246775, кл. G 06 F 15/353, 1985.

Авторское свидетельство СССР

У 1205153, кл. G 06 F 15/353, 1984. (54) ПРОЦЕССОР АППРОКСИМАЦИОННОЙ

ОБРАБОТКИ ИНФОРМАЦИИ (57) Изобретение относится к цифровой вычислительной технике и может быть использовано для быстрого вычисления характеристик полиномов п-й. степени, аппроксимирующих входной сигнал, представленный в виде последовательности цифровых кодов. Цель изобретения — повьппение быстродействия. Процессор содержит п+1 накапливающих сумматоров, выходной сумматор, Изобретение относится к вычислительной технике и может быть использовано для,высокоскоростной обработки входной информации, представленной в цифровом коде.

Суть обработки, выполняемой устройством, заключается в аппроксимации входного сигнала, представленного последовательностью цифровых кодов, степенным полиномом, и вычислении коэффициентов этого полинома, усредненных производных интер- и экстраполяции.

Цель изобретения — повышение быстродействия.

2 блок умножения, блок памяти, два счетчика, коммутатор, элементы задержки и способен принимать входные коды с периодом, равным времени суммирования в накапливающем сумматоре.

Принцип работы процессора связан с к переходом от сумм нида, Х f(x) к суммам вида .о ..., Г(х) . На первом этапе работы выполняется многократное суммирование входного сигнала.

По окончании заданного объема выборки производится расчет конечных результатов обработки путем умножения многократных сумм входных кодов Ма постоянные коэффициенты. Процессор позволяет определять коэффициенты аппроксимирующего полинома, многократные интегралы и усредненные производные входного сигнала, а также решать задачи интер- и экстраполяции. 2 ил., 1 табл.

На фиг,1 представлена блок-схема процессора; на фиг.2 — блок-схема накапливающего сумматора, Процессор содержит выходной сумматор 1, накапливающий сумматор 2, элементы 3 и 4 задержки, триггер 5, коммутатор 6, счетчик 7, накапливающие сумматоры 8, элементы 9 задержки, триггер 10 элементы И 11 и

12, блок 13 памяти коэффициентов, блок 14 умножения, .счетчик 15, информационный выход 16 процессора, выход

17 сигнала готовности результата,информационный вход 18, вход 19 первой тактовой последовательности, вход

3 1501089

20 запуска и вход 21 второй тактовой последовательности.

Накапливающие сумматоры 2 и 8, а также выходной сумматор 1 содержат комбинационный сумматор 22, регистр

23, информационный вход 24, вход 25 разрешения записи и выход 26.

2N+1 точек. Аппроксимируем f(i) полиномом

g„(i) = а, + a,i + a

+ . ° ° + a„i

° n

Рассмотрим основные математические ,10 соотношения, положенные в основу изобретения, Пусть функция непрерывного аргу-. мента f(t ) задан6 на множестве диск15 ретных равноотстоящих точек с шагом

5t и образует функцию. дискретного аргумента f(i6t ) = f(i), содержащую

f (-N+2) (-N) f(-11 + 1) f(-N + 3)

У, = () f(N) f(N) + f(N+1) f(N)+f(N+1) + f(N) + f(-N+1)+

1а-И + f(N + 2), +f(-N+2) + f(-N+3) f(-Я) 2f(»N)+f(-0+1) ЗГ(-N) + 2f(-N+1)+ 4f(-N) + ЗГ(-N+1) +

+ f(N + 2) + 2f(-N+2)+f(-N+3) ;.И

F =QF -И

;.И

П1 ; . 1

< N+

f(N) 3f(N)+f(11+1) 6f(N) + Çf(-N+1)+ 10f(N) + 6f(-N+1)+

+ (N + 2) + 4f(N+2)+f(N+3) суммирование входной последовательности.

Коэффициенты а можно рассматривать как усредненные производные входной функции (i) - Ц (i) = ka

„!

ll< P

40 и, таким образом, эта производная может быть вычислена через многократные интегралы, Зная коэффициенты а нетрудно решить задачу интер- и экстраполяции:

45 + .+ 2 - С () (о ) ! С и й+1 ,Ф1 ь =,0 СР;, (4)

1--о

« e1 где С; — постоянные коэффициенты.

b F b >F»

a< = bnF< + b

Аналогичным образом могут быть получены выражения для коэффициентов аппроксимирующих полиномов и при и> 2:

Таким образом, поскольку коэффициенты аппроксимирующего полинома и-й степени представляют собой линейную комбинацию интегралов Р;, 1, и + 1, входной функции f, то и любое линейное преобразование этого полинома также является линейной комбинацией указанных величин.

<1+ 4 а„= Ь„ж . (3) и . <(1 1

Выражения (3) значительно проще (1), так как предполагают только

Каждое значение F получаем пу еМ суммирования 7 и F,, откуда

И

Ы(1) = (N+1)F — У ; (2)

1 -М i f(i) = 2F — (20+3)У + 1 =-И (!1+ 1) F

Подставляя (2 ) в (1 ), получаем

Коэффициенты а„ находим из минимума среднеквадратической ошибки: и И а„= + A;„ i f(i), k = On. (1)

j=o

Использование выражений (1) связано с определенными трудностями.

Рассмотрим более простой и быстрый способ обработки. В таблице представлены одно-, двух- и трехкратные суммы входной последовательности Г(1.) °

В дальнейшем процесс протекает аналогично, пока не будут опрошены все сумматоры 8 и соответствующие ячейки блока 13 памяти, По окончании этого процесса на выходе сумматора

1 появляется результат обработки.Последний тактовый сигнал по входу 21

55. обеспечивающий вычисление этого результата, вызывает переполнение счетчика 7. Его сигнал переключает триггер 10, закрывает элемент И 12 и поступает на выход 17, сигнализи"

5 1 5010

Увеличение области аппроксимации (аппроксимация по выборке нарастающего объема) приводит к смещению центра аппроксимации — положения точ5 ки t» и к изменению коэффициентов

Ь (3), С; (4) и т.п,, но не изменяет характер внутрицикловой обработки входной последовательности — многократного интегрирования. Окончатель- 1р ный результат обработки зависит только от коэффициентов, на которые умножаются эти интегралы.

Процессор работает следующим образом. 15

В исходном состоянии все сумматоры l, 2, 8 и счетчик 7 обнулены,счетчик 15 находится в исходном состоянии, определяемом заданным числом пересчета 2N+l. Триггеры 5 и 10 — в 20 нулевом состоянии. В блоке 13 памяти записаны коэффициенты, соответствующие функции, которую должен выполнять процессор, Запуск процессора происходит пос- 25 ле подачи на вход 20 сигнала, который переключает триггер 5 и открывает элемент И 11. На вход 18 поступают обрабатываемые коды, сопровождаемые тактовым сигналом с входа 19. Первое 30 значение информационного сигнала

f(-N) поступает на вход 18 сумматора

2 и складывается с его предшествующим (нулевым) содержимым. Результат сложения записывается в регистр 23

35 сумматора 2 тактовым сигналом с входа 19, задержанным на первом элементе 9 задержки. Аналогичным образом

f(-N) с сумматора 2 поступает на вход следующего сумматора 8 и записывает- 4р ся в него сигналом с второго элемента задержки 9 и т.д. В результате во всех сумматорах 2 и 8 будет записана величина f(-И). Следующий тактовый сигнал с входа 19 может посту- 45 пить до окончания суммирования во всех сумматорах Я, но задержка должна быть такой, чтобы новый тактовый сигнал не помешал процессу суммирования на предшествующем такте. Поскольку разрядность сумматоров 8 увеличивается по мере удаления от входа устройства, максимальное время суммирования будет у последнего сумматора

8. Это время и определяет максимальную скорость приема информации.

Второй информационный код f(-N+I) на комбинационном сумматоре 22 сумматора 2 складывается с содержимым ре89 6 гистра 23, а второй тактовый сигнал записывается в регистр 23 сумматора

2 величину f(N) + f (-N+1).Затем в первом сумматоре 8 получаем 2f(-N)+

+ f(-N+1) и т,д, (см„ таблицу), В результате в сумматоре 2 накапливается однократная, во втором сумматоре 8 — двухкратная и т,д. суммы входного сигнала. Процесс продолжается до тех пор, пока не будет достигнут требуемый объем выборки, о чем свидетельствует сигнал с выхода счетчика 15, который переключает триггеры 5 и 10, закрывая элемент

И 11 и открывая элемент И 12. На вход процессора начинают поступать такто" вые сигналы по входу 21.

Нулевое содержимое счетчика 7 поступает на коммутатор 6 и обеспечивает подключение сумматора 2 к входу блока 14 умножения. Кроме того, нулевой код подается и на адресный вход блока 13 памяти, в нулевой ячейке которого записано значение коэффициента, стоящего перед однократной суммой входного сигнала. По тактовому сигналу с входа 21 происходит считывание этого коэффициента из блока 13 памяти на вход блока 14 умножения.

Кроме того, этот сигнал, пройдя элемент 3 задержки, запускает блок 14 умножения, на выходе которого формируется произведение однократной суммы на соответствующий коэффициент.

По окончании умножения и суммирования в сумматоре ) сигнал с выхода элемента 4 задержки записывает результат в регистр 23 сумматора 1 и увеличивает на единицу содержимое счетчика 7. Новое содержимое счетчика 7 обеспечивает подачу на вход блока 14 умножения содержимого второго сумматора 8 и соответствующего коэффициента из блока 13 памяти и т,д.

1 501089 руя о готовности результата обработки.

Формула изобретения

Процессор аппроксимационной обработки информации, содержащий два триггера, два счетчика, коммутатор, блок памяти коэффициентов, блок умно- 1О жения, выходной сумматор и первый накапливающий сумматор, причем вход запуска процессора соединен с входом установки в "1" первого триггера, выход разрядов первого счетчика сое- 15 динен с адресным входом блока памяти коэффициентов, выход которого соединен с входом множителя блока умножения, выход выходного сумматора соединен с выходом процессора, 20 отличающийся тем, что, с целью повышения быстродействия, в него введены и+2 элементов задержки, где n+l — степень аппроксимирующего полинома, с второго по и и на- 25 . капливающие сумматоры и два элемента И, причем вход первой тактовой последовательности процессора соединен с первым входом первого элемента И, выход которого соединен со gp счетным входом второго счетчика, выход переполнения которого соединен с входами установки соответственно в "1" второго триггера и в "0" первого триггера, пРямой выход котоРого соединен с вторым входом первого элемента И, выход которого соединен с с входом первого элемента задержки, вход i-го элемента задержки (где i — 2, °... n ) соединен с выходом (i-1 )го элемента задержки и входом разрешения записи (i-1)-го накапливающего сумматора, выход которого соединен с информационным входом i-ro накапливающего сумматора и (i-1)-м информационным входом коммутатора, и-й информационный вход которого

I соединен с выходом n-ro накапливающего сумматора, вход разрешения записи которого соединен.с выходом и-го элемента задержки, информационный вход первого накапливающего сумматора соединен с информационным входом процессора, .вход второй тактовой последовательности которого соединен с первым входом второго элемента И, второй вход которого соединен с прямым выходом второго триггера, вход установки в "0" которого соединен с выходом переполнения первого счетчика и выходом сигнала готовности результата процессора, выход второго элемента И соединен с входом разрешения считывания блрка памятИ коэффициентов и входои (n+I)-го элемента задержки, выход которого соединен с тактовым входом блока умножения и входом (и+2)-го элемента задержки, выход которого соединен с входом разрешения записи выходного сумматора и счетным входом первого счетчика, выход разрядов которого соединен с адресным входом коммутатора, выход которого соединен с входом множимого блока умножения,выход которого соединен с информацион- ным входом выходного сумматора.

1 501 089

g)oa. f Риг2