Многоканальное устройство для ввода информации

 

Изобретение относится к автоматике и вычислительной технике и может быть использовано в различных системах диагностики, прогнозирования и контроля состояния энергетического оборудования. Целью изобретения является повышение быстродействия устройства и расширение области применения за счет установления частоты дискретизации от внешних источников. Многоканальное устройство для ввода информации содержит блок 1 сопряжения, триггеры 2 и 3, элементы ИЛИ 4 и 7, блок 5 выбора источника дискретизации, блок 6 формирования частоты дискретизации, блок 8 управления, блоки 9 опроса канала, блок 10 памяти, генератор 11 тактовых импульсов, каналы 12 приема, каждый из которых содержит усилители 13, мультиплексор 14, элемент И 15, элементы И групп 16, 20 и 22, мультиплексоры группы 19, элементы памяти 17, аналого-цифровые преобразователи (АЦП) 18, элемент ИЛИ 21. Многоканальное устройство для ввода информации может осуществлять обработку аналоговых сигналов с любой частотой дискретизации при использовании АЦП с любым временем преобразования. Устройство работает с несколькими одновременно работающими каналами 12 приема, которые могут обрабатывать различные аналоговые сигналы. Кроме того, устройство позволяет осуществлять дискретизацию аналоговых сигналов от внешних источников, например цифрового или дискретного датчиков. 4 з.п. ф-лы, 8 ил., 1 табл.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (51) 5 С 06 Г 3/05

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н A BT0PCHOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

110 изОБРетениям и ОтнРытиям пРи Гкнт сссР (21) 441 4097724-24 (22) 25.04.88 (46) 15.01 .90. Бил . 11 - 2 (72) N.Ï. Качинский и Г.И.Розанова (53) 681.327.11(088.8) (56) Авторское свидетельство СССР

У 1236452, кл. G 06 Р 3/00, 1984.

Авторское свидетельство СССР

9 1149242, кл. G Об F 3j05,1983.

2 (54} OrOK WOE УС РОйстВО

ВВОДА ИНФОРМАЦИИ (57} Изобретение относится к автоматике и вычислительной технике и может быть использовано в различных системах диагностики, прогнозирования и контроля состояния энергетического оборудования. Целью изобретения является повьппение быстродейст1536369 вия устройства и расширение области применения за счет установления частоты дискретизации от внешних источников. Многоканальное устройство для ввода информации содержит блок сопряжения, триггеры 2 и 3, элементы

ИЛИ 4 и 7„ блок 5 выбора источника дискретизации, блок 6 формирования частоты дискретизации, блок 8 управления, блоки 9 опроса канала., блок

10 памяти, генератор 11 тактовых импульсов, каналы 12 приема, каждый из которых содержит усилители 13, мультиплексор 14, элемент И 15, элементы

И групп 16, 20 и 22, мультиплексоры группы 19, элементы памяти 17, анаИзобретение относится к автоматике и вычислительной технике и может быть использовано в разли .ных системах диагностики, прогнозирования и контроля состояния энергетического оборудования.

Цель изобретения — повышение быстродействия устройства и расширение области применения за счет установления частоты дискретизации о .. внеш,них источников, На фиг. 1 представле.на структурная схема устройства; на фиг. 2 схема блока выбора источника дискре35 тизации, на фиг, 3 — схема блока управления; на фиг.4 — схема блока onроса канала; на фиг. 5 — временная диаграмма процесса преобразования; на фиг. 6 — схема блока сопряжения > на фиг. 7 и 8 — алгоритм функциони рования блока сопряжения.

На фиг. 1 обозначены блок 1 сопряжения, первый триггер 2, второй триггер 3, первый элемент ИЛИ 4, блок

5 выбора источника дискретизации, блок 6 формирования частот дискретизации, второй элемент ИЛИ 7, блок 8 управления, блоки 9-1,...9-И опроса канала, блок 10 памяти, генератор 11 г тактовых импульсов, каналы 1 .-1,...,.

12-Н приема, каждый из которых состоит из усилителей 13, мультиплексора 14, элемента И 15, третьей группы элементов И 16, элементов памяти

17-1,...17-i, аналого-цифровых преобразователей (АЦП) 1 8-1,...,18-i группы мультиплексоров 19... второй группы лого-цифровые преобразователи (АЦП)

18, элемент ИЛИ 21. Многоканальное устройство для ввода информации может осуществлять обработку аналоговых сигналов с любой частотой дискретизации при использовании АЦП с любым временем преобразования. Устройство работает с несколькими одновременно работающими каналами 12 приема, которые могут обрабатывать различные аналоговые сигналы. Кроме того, устройство позволяет осуществлять дис-. кретизацию аналоговых сигналов от внешних источников, например цифрового или дискретного датчиков. 4 з.п. ф-лы, 8 ил.,1 табл. ( элементов И 20, третьего элемента

ИЛИ 21. и первой группы элементов И 22, магистраль, состоящую из шины 23 адреса,, двунаправленной шины 24 данных, шины 25 .выправления, обозначены также входы и выходы блоков и устройства 26-50 ° Кроме того, не оцифрованы аналоговые входы каналов 12-1,..., 12-И приема, управляющий вход "3aпуск", кроме того, шина 25 управления содержит сигналы "Сброс", "3aпись, Подтверждение захвата", "Захват".

Блок 5 выбора источника дискретизации(фиг.2) содержит элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 51, элементы ИЛИ 52-54, триггеры 55 и 56, элемент И 57, элемент ИЛИ-НЕ 58, элемент ИЛИ 59.

Блок 8 записи (фиг.3) содержит счетчик 60, дешифратор 61, мультиплексор 62, первую и вторую группы элементов И 63, 64, элемент ИЛИ 65.

Каждый блок 9-1,...,9-N опроса канала (фиг.4) содержит триггер 66, первый счетчик 67, сдвиговый регистр

68, группу элементов И 69-1,...69-i; группу элементов ИЛИ-НЕ 70-1,..., 70-i, счетные триггеры 71-1,. ° .7.1-i„ элемент KIN-HE 72, второй счетчик

73, элемент ИЛИ 74, элемент И 75.

Блок 1 сопряжения (фиг.б) содержит узлы управления 76-1,...,76-Н, каждый из которых состоит из регистров 77, 78„ счетчиков 79, 80, второго элемента сравнения 81, второй группы элементов И 82. Кроме того, в состав блока 1 сопряжения входят

Программа функционирования загружается после включения питания и установки блоков в исходное состояние.

ЗВМ осуществляет установку блоков в исходное состояние сигналом "Сброс", формируемым на шине 25 управления.

Кроме того, устройство может устанавливаться в исходное состояние сигналом "Конец работы", который формирует блок 1 на выходе первого элемента

84 сравнения после окончания процесса преобразования. Эти два сигнала смешиваются в блоке 1.и с выхода блока 1 поступают на установочные входы триггеров 2 и 3 и на вход элемента

ИЛИ 4 как сигнал "Сброс", Конец работы".

Сигнал "Сброс", "Конец работы", проходит через элемент ИЛИ 4 на вход

26 только в случае отсутствия процесса преобразования в устройстве (триггеры 2, 3 в состоянии "0").

В случае формирования блоком 1 сигнала "Конец работы" и установки триггеров 2, 3 в .. "0" с магистрали снимается сигнал Захват". В свою очередь

ЭВМ снимает сигнал- ПЗХ и подключаетея к магистрали, т.е. ЭВМ и устройство вновь готовы к загрузке программы функционирования и осуществлению процесса преобразования.

Блок 5 устанавливает режим работы устройства. Режим работы устройства

5 1 536, дешифратор 83, первый элемент сравнения 84, элемент ИЛИ 85, элементы

НЕ 86, регистры 87-92, первая группа элементов И 93.

Устройство работает следующим образом.

Процесс преобразования входной аналоговой информации в цифровой код выполняется в каналах 12-1, . .,) 2-N.

Аналоговые сигналы (на фиг.1 не о .цифрованы) через усилители 13 подаются на информационные входы мультиплексора 14.

Управление работой каналов 12-1, 15 ...,12-Н осуществляют блоки 8, 9-1, ...,9-N. Каждый блок 9-1,9-N управляет одним из каналов 12-1,12-N.Áëîê

8 является общим для блоков 12-1, 12-N ° 20

Организация процесса преобразования осуществляется блоком

Блок 1 (фиг.6) представляет собой набор программно-доступных регистров и счетчиков.. Выходы регистров и счет- 25 чиков связаны с входами 31,39-1, 39-N

40-1, 40-Н, 50-1, 50-2,50-3, управляющими работой блоков 5,6,9-1, 9-N, 12-1,12-N.

Блок 1 выполняет следующие функ- 30 ции: определяет режим работы устройства, задавая источник формирования

1 частоты дискретизации (внешний или внутренний), формирует текущие адреса для записи данных преобразования в блок 10 памяти, задает размеры зон памяти для каждого работающего блока

12-1, 12-N; определяет количество работающих блоков 12-1, 12-Б, 9-1, 9-N; задает адреса мультиплексора 40

14 для подключения соответствующих входных аналоговых сигналов к входу

42; в случае работы блока 6 задает ему входную информацию для формирования частот дискретизации, выбирает .45 в блоке 6 частоту дискретизации, формирует сигнал "Конец работы" по входу 26.

В блоке 1 эти функции задаются программно.Для этого по магистрали в 50 регистры (счетчики) блока 1 загружается управляющая информация. Источником такой информации может быть ЗВМ или другое любое устройство, имеющее программный и физический стык с магистралью. При этом информация за,— дается на шине 24 данных, код физического адреса блока 1 задается на вв и шине 23 адреса, сигнал Запись

369 6 на шине 25 управления. Загрузка информации в блок осуществляется сигналом "Запись" при совпадении физического адреса блока l с кодом, заданным на шине 23 адреса.

Признаком окончания загрузки информации в блок 1 является установка триггера 2 в "1", который в свою очередь установит триггер 3 в "1 . При этом на выходе триггера 3 сформируется сигнал "Захват". ЭВМ ответит выставлением на шине 25 управления сигнала "Подтверждение захвата" (ПЗХ), после чего ЭВМ отключается от магистрали и устройство приступает к осуществлению процесса преобразования.

Совокупность всей информации, загружаемой в регистры (счетчики) блока l представляет собой программу функционирования устройства. Изменяя содержимое программы функционирования,можно оперативно управлять процессом преобразования в устрой— стве.

1536369 определяется выбором источника фор- мирования частоты дискретизации, Частоту дискретизации (входы 33, 34) формирует либо один из внешних ис5 точников, либо она формируется внутI ренним источником — блоком 6. Внешние источники подключактся к входам 29, 30. На входы 29 поступает многоразрядный цифровой двоичный код,один из разрядов которого используется в качестве частоты дискретизации. На вход 30 поступают последовательности дискретных сигналов .

При формировании блоком 1 на вхо- 15, де 50-3 сигнала выбора внешнего источника дискретизапии блок 5 осущест вляет подключение внешней частоты ! дискретизации к .входу >3 элемента

ИЛИ 7. 20

В случае формирования блоком 1 на ( входе 31 сигнала выбор". внутреннего источника дискретизации блок 5 на выходе 32 формирует сигнал запуска блока 6. 25

Блок 6 является внутренним йсточником формирования час"готы дискретизации. Выбор нужной ча=ò,îòû дискрети( зации осуществляется блоком 1. После загрузки программы функционирования 30 блок 1 формирует на входах 50-1 дан-ные для задания частоты дискретизацж .

Данные поступают в блок 6.

Блок 6 представляет собой набор двоичных счетчиков (например, двоичнодесятичных), которые в исходном сос тоянии установлены в о" сигналом

"Сброс", "Конец работы " по вхоцу 26.

Счет осуществляется по входу 27 сигналами генератора 11 тактовых 4О импульсов. В результате на выходах счетчика формируются сигналы различной частоты следования. Зти сигналы представляют собой различные частоты дискретизации. Выбор той или ином частоты дискретизации осуществляется путем формирования блоком 1 по выходам 50-1 сигналов разрешения. Сигнал

ЗВ 11 разрешения представляет собой 1 ко"» ор ая, например, поцае т с я н а один 50 из входов эл емента И, р а спол оженно го в блоке 6, при этом на второй вход поступает частота дискр етиз ации . Подавая сигнал разрешения на различные входы элементов И, можно формировать на входе 3 4 различные частоты дискретизации .

Таким образом, на входы 3 5 блоков.

9- 1, . . . 9 -N поступает частота диск ретизации, сформированная или блоком 5 или блоком 6.

Блок 9-1,...9-п (фиг.4) и блок 8 (фиг.3) формируют временную диаграмму, управляющую процессом преобразования в каналах 12-1,...,12-N соответственно . Условием для формирования временной диаграммы и работы каналов 12-1,...12-N.является наличие сигналов включения. Зти сигналы формируются блоком l и представляют собой "1", выдаваемые блоком 1 на входы соответственно 40-1,...,40-N после загрузки программы функционирования. На каждый блок- 9-1,...,9-N, 12-1,...,12-N выдается свой сигнал включения.

Таким образом, в устройстве работет или одна группа блоков, например 9-1, 12-1, или несколько, например 9-1, 12-.1, 9-М, 12-N.

Рассмотрим работу первой труппы блоков 9-1,12-.1. Работ.а второй группы блоков 9-Н„ 12-М осуществляется аналогично .

Работа блеков 9-1, 12-1 разрешается после формирования сигнала включения на выходе 40-1. При этом в канале 12-l сигнал включения поступает на управляющий вход мультиплексора

14. На адресные входы мультиплексора

l4 поступает код адреса (входы 39-1), в соответствии с которым осуществляется подключение одного иэ аналоговых входов к элементам: памяти 17-1,..., l 7-i .

Кроме того, в канале 12-1 сигнал включения разрешает прохо;кдение сигнала разрешения считывания (вход 48-1) через элемент И 15, прохождение сигналов управления временной диаграммы (входы 41-1) через группу элементов

И 16. В блоке 9-1 сигнал включения разрешает прохождение частоты дискретизации (вход 35).

На фиг. 5 приведена временная диаграмма процесса преобразования. Временная диаграмма процесса преобразования состоит из сигналов управления работой элементов 17-1,...17-i памяти, управления работой АЦП 18-1

18-i разрешения считывания. Сигналы управления формируются блоком 9-1.

Кроме того, блок 9-1 также формирует на входах 41-1 адрес мультиплексоров

l9 группы, по которому оеуществляется коммутация цифровых выходов АПП 18.

1536369 10

Таким образом, каждый мультиплексор 19 группы коммутирует только один разряд цифрового кода АЦП. Общее количество мультиплексора 19 в группе равно разрядности АЦП.

Сигналы готовности данных поступают также на первые входы элементов И 22 группы. Для блока 8 сигнал готовности данных является запросом, по которому сформируются сигналы считывания и записи.

В исходном состоянии на входы мультиплексоров 19 группы подан нулевой код, который обеспечивает коммутацию цифровых выходов первого АЦП 18-1.

Дальнейшее увеличение адресов мультиплексоров 19 группы идет в естественном порядке.

Сигнал разрешения считывания формируется блоком 8. 10

Процесс преобразования осуществляется следующим образом.

После прихода первой частоты дискретизации на вход 35 блок 9-1 формирует сигнал управления первым элементом 17-1 памяти. По этому сигналу осуществляется подключение входа 42 элемента 17-1 памяти к выходу мультиплексора 14. На элементе 17-1.памяти осуществляется фиксация аналоговой информации. После прихода второй частоты дискретизации блок 9-1 снимает сигнал управления с первого элемента

17-1 памяти и формирует сигнал управления вторым элементом памяти, подключая его вход к выходу мультиплексора 14 и т.д. После фиксации аналоговой информации на элементе

17-i памяти процесс повторяется сначала.

Элементы памяти 17-1,...17-i образуют аналоговый буфер, где каждый элемент памяти представляет собой ячейку буфера. Заполнение ячеек буфера аналоговой информацией осуще- - 35 ствляется последовательно в естественном порядке. Скорость заполнения ячеек буфера определяется скоростью формирования частоты дискретизации на входе 35.

По мере заполнения аналогового буфера блок 9-1 осуществляет подключение к его ячейкам АЦП 18-1,...,18-i, которые осуществляют преобразование зафиксированной аналоговой информа- 45 ции в цифровой код. Подключение АЦП

18-1,...,18-i осуществляется сигналом "Запуск " и осуществляется также в естественном порядке. После saполнения первой ячейки аналогового буфера к ней подключается первый АЦП

18-1, после заполнения второй ячейки — второй АЦП, к последней ячейке подключается последний АЦП 1 8-i ..

Таким образом, группа АЦП 18-1, бб ...,18-i также образует буфер АЦП, где каждый АЦП является ячейкой буфера. Скорость подключения ячеек буфера определяется частотой дискретизации. Но при этом начало работы буфера АЦП по отношению к началу работы аналогового буфера сдвинуто на время, равное одному периоду частоты дискретизации, т.е. на время фиксации аналоговой информации в ячейке аналогового буфера.

Одновременно с преобразованием аналоговой информации в цифровой код блок 8 осуществляет считывание цифрового кода из буфера АЦП и запись его в блок 10 памяти. Для блока 10 цифровой код представляет собой данные преобразования.

Считывание данных преобразования осуществляется следующим образом, После окончания преобразования

АЦП формирует на своем управляющем выходе сигнал готовности данных. Этот сигнал поступает на один из входов элемента ИЛИ 21 (входы 45-1,...,45-i), Так как работа ячеек буфера Alga разнесена во времени, то сигналы готовности данных от АЦП 18-1,...,l8-ь. поступают в разное время. Поэтому на выходе элемента ИЛИ 21 в данный момент времени формируется только один сигнал готовности данных. Этот же сигнал подается на управляющий вход мультиплексоров 19 группы и разрешает их работу. Мультиплексоры 19 груцпы осуществляют коммутацию цифрового кода на входы, 46 элементов И 20 группы, подготавливая тем самым данные преобразования, к считыванию. Подключение цифрового кода АЦП,к входам

44-1,...,44-i мультиплексоров .19 группы осуществляется следующим образом. На входы первого мультиплексора 19 группы подаются первые разряды всех АЦП 18-1,...,18-х íà входы второго мультиплексора 19 подаются вторые разряды АЦП 18-1,...,18-i u т д в

15363

Обработка запросов блоком 8 осуществляется следующим образом. Каждому запросу в блоке 8 присвоен свой номер. Например, запросу, поступаюВ щему с выхода 47-1 из первого канала

12-1, присвоен номер "0", запросу, поступающему с выхода 47-N из канала 12-N присвоен номер "N". Блок

8 осуществляет циклическое сканиро- 10 ванне входов 47-1,...,,47-N. Обработка запроса осуществляется при совпадении запроса с номером, сформированным блоком 8 в данный момент време= ни. При этом на выходе блока 8 формируютси сигналы разрешения адреса, считывания и записи. Сигнапы разре= щения адреса и считьп ания, в зависимости от номера запроса, поступают на один из выходов 38-1, . „., 38-N, 48-1 20 ...,48-N. Сигнал записи поступает непосредственно в блок 10 на выход

37.

При обработке запроса от канала (12-1 блок 8 формирует сигнал разрв- 25 шения адреса на выходе 38-1, сигнал разрешения считывания на выходе 48-1.

По сигналу разрешения адреса блок 1 устанавливает ía ш ине 23 текущий адрес зоны памяти..Сигнал раз, — 30 решения считывания через элемент

И 15 поступает на вторые входы группы элементов И 20 группы и устанавливает на шине 24 данные преобразования. Одновременно этот же сигнал поступает на вторые входы группы эле--. ментов И 22 группы. 1 ри совпадении сигнала готовности данных и сигнала разрешения считывания на выходе од— ного из элементов И 22 группы формируется сигнал конца преобразования,. который Поступает на соответствующий выход (49-1,...,49-И) блока 9 — 1.

После окончания за блок 8 снимает сигнал записи, разрешения считыва- 45 ния и разрешения адреса.

При этом по заднему фронту сигнала разрешения адреса блок 1 инкрементирует адрес данной эоны памяти на "+1", по заднему фронту сигнала разрешения считывания снимаются данные преобразования с шины 24 данных и блок 9-1 инкрементирует адрес мул-— типлексоров 19 группы, тем самым подготавливая к коммутации цифровые выходы следующего АЦП. Одновременно блок 9-1 осуществляет по заднему фронФР ту сигнала конца преобразования От12 ключение" АЦП, от которого поступает сигнал готовности данных. Отключение АЦП 18 осуществляется путем снятия сигнала запуска с его управляющего входа. Таким образом, после считывания данных оканчивается процесс преобразования данных АЦП 18 и соответствующая ячейка аналогового буфера вновь готова к работе.

Число подключений ячеек аналогового буфера задается программой функционирования и определяется объемом зоны памяти, которую необходимо заполнить данными преобразования. Емкость аналогового буфера выбирается такой, чтобы при заполнении последней ячейки первая была готова к работе. Аналогично выбирается емкость буфера АЦП.

Для обеспечения работы аналогового буфера и буфера АЦП с заданным быстродействием блок 8 осуществляет обработку запросов от каналов 12-1,..., 12-Н со скоростью, определяемой частотой дискретизации. При этом общее время сканирования входов 47-1,..., 47-N не должно быть больше периода частоты дискретизации.

После заполнения всей зоны памяти данными преобразования блок 1 снимает сигнал включения с выхода 40-1, останавливая тем самым работу группы блоков 9-1, 12- 1.

В случае работы нескольких групп блоков 9-1, 12-1, 9-Б, 12-Н отключение блоков осуществляется аналогично.

После заполнения всех заданных зон памяти блок 1 формирует сигнал

"Конец работы" на выходе первого элемента 84 сравнения. По атому сигналу блоки и триггеры 2 и 3 устройства устанавливаются в исходное состояние ("0"» . При этом осуществляется отключение адресных выходов блока 1 от, шины 23 адреса. Одновременно;с выходов 31, 39-1, 39-N, 40-1, 40-N, 50-1, 50-2, 50-3 снимаются управляющие сигналы. Устройство вновь готово к работе.

Структура магистрали определяется интерфейсом подключаемой ЭВМ. В качестве ЭВИ может бьгть использована микроЭВМ, построенная на БИС серий 580, 589 с выходом на магистраль через микросхемы типа 559 серий. В этом случае интерфейс микроЭВМ содержит 16разрядную шину 23 адреса, двунаправ

15363

69 14 рен вход 28, который является входом внешнего запуска.

После того как в блоке 5 установлены в рабочее положение или триггер

55, или триггер 56 на выходе 36 также сформирован сигнал разрешения рабо— ты блока 8 управления.

Блок 8 (фиг.3) работает следующим образом.

Пусть в исходном состоянии выходы

1,...,N дешифратора 61 находятся в состоянии 0". После формирования на

1: 11 управляющем входе 36 сигнала 0 дешифратор 61 начинает последовательно формировать на своих выходах сигналы положительной полярности в соответствии с кодом, сформированным на его адресных входах счетчиком 60. Причем на информационные входы дешифратора 61 подаются старшие разряды 2,...„P счетчика 60, младший разряд "1" является стробирующим и подается на входы элементов И 64 группы. Одновременно код адреса с выходов счетчика 60 подается на мультиплексор 62.

В случае появления на входах 47-1, ...,47-N сигнала запроса на выходе мультиплексора 62 формируется сигнал, который поступает одновременно на входы элементов И 63 группы. При совпадении сигнала с выхода дешифратора

61 и мультиплексора 62 на одном из выходов элементов И 63 группы формируется сигнал разрешения считывания.

Этот же сигнал на элементах И 64 груп-, пы стробируется младшим разрядом счетчика 60 и выдается на один из выходов элементов И 64 группы. Одновременно на выходе элемента ИЛИ 65 формируется сигнал записи. При этом номер запроса и номер выхода сигналов разрешения адреса и считывания совпадают, например, при запросе на входе 47-1 сигналы появятся на выходах 38-1, 48-1 соответственно.

Длительность сигналов разрешения

:адреса и считывания определяется разрядностью счетчика 60 и частотой следования сигналов генератора 11 тактовых импульсов на входе 27, -Блок 9-1 (фиг.4) работает следующим образом.

По сле в ключе н ия питания сигналом ,"Сброс" осуществляется установка сдви гового регистра 68, счетных триггеров

71 -1,...,71-i и счетчика 73 в исходное состояние. При этом в сдниговыи ленную 8-разрядную шину 24 данных шину 25 управления, состоящую, например, из сигналов "Запись, Захват, . "ПЗХ", "Сброс и др."

Рассмотрим работу блоков 5, 8,9-1, 10, 1.

Блок 5 (фиг.2) работает следующим образом.

В режиме работы с внешними источ- 10 никами дискретизации к выходам 29 или

30 подключен один из внешних источников частоты дискретизации. В случае подключения внешнего источника к выходам 29 на элемент ИСКЛЮЧАЮПЯЕ ИЛИ 51 15 поступает многоразрядный цифровой код, который меняется во времени. Элемент

ИСКЛЮЧАЮЩЕЕ ИЛИ 51 определяет начало отсчета, т.е. момент времени, когда все разряды на входах 29 равны. После 20 этого, сигнал, сформированный на выходе этого элемента, поступает на эле мент ИЛИ 53 и далее на управляющий вход первого триггера 55, устанавливая его в "1" (в исходном состоянии 25 первый триггер 55 устанавливается в

"0") .

Сигнал, сформированный на прямом выходе триггера 55, подается на вход элемента И 57. При наличии разреше- 30 ния на входе 50-3 при подключении внешнего источника к входам 29 через элемент И 57 проходит частота дискретизации. В качестве сигнала, формирующего частоту дискретизации, может быть выбран любой разряд многоразрядного цифрового кода, который поступает на вход элемента И 57 через эле- мент ИЛИ 52. Аналогично осуществляется прохождение дискретных сигналов 40 на выход 33 от внешнего источника, подключенного к входу 30.

В случае формирования на выходе 32 сигнала запуска работа устройства осуществляется от внутреннего источни- 45 ка дискретизации. Для осуществления

1 этого на вход 3.1 подается сигнал, который поступает на элемент ИЛИ 54 и далее на управляющий вход второго тт ет триггера 5 6, устанавливая e ro в 0 я0 (в исходном состоянии триггер устанавл ивает с я в 1 ) . После этого. сигнал, сфо рмиров анный на прямом вы- ходе триггера 5 6, подается через элемент ИЛИ-HE 5 8 на выход 3 2 . Вход 31 служит для осуществления программного формирования сигнала выбора .

При необходимости сформировать сигнал запуска на выходе 3 2 пр едусмот1536369 16 подключается к элементу памяти (см. ( фиг.1) канала 12. Сигнал с прямого выхода счетного триггера 71-1 посту5 пает через элемент ИЛИ-НЕ 72. на счетный вход второго счетчика 73, подготавливая его к инкременту содержимого, т.е. адреса мультиплексоров 19 группы (см.фиг „1) . После формировас-10 ния на входе элемента ИЛИ-НЕ 70-1 сигнала конца преобразования счетный триггер 71-1 устанавливается в исходное состояние. е При этом на его прямом выходе фор— 15 мируется положительный фронт, по которому изменяется на "1" содержимое второго счетчика 73, т.е ° осуществляется изменение адреса мультиплексора 19 группы, 20 Аналогично происходит формирование сигналов управления на других выходах сдвигового регистра 68,триггеров 71-i .

После формирования "1" на последнем i — ом разряде сдвигового регистра 68 сигнал частоты дискретизации вновь перепишет ее на первый разряд, при этом счетчик 73 установится в состояние "0" (цепи установки на фиг.4 не показаны) и весь процесс повторяется сначала. Прекращение работы блока 9-1 осуществляется снятием сигнала с входа 40-1 элемента И 75.

Этот сигнал блокирует прохождение

1 т З5 частоты дискретизации. Установка блока 9-1 в исходное состояние осуществляется по входу 26.

5 Блок 1 (фиг.б) предназначен для связи устройства с ЭВИ. Связь осуществляется по магистрали. регистр 68 в первый разряд записывается "1", а в остальные i разрядов

"О". Емкость сдвигового регистра 68 и количество счетных триггеров 71-1, ...,71-х выбираются таким образом, чтобы обеспечить управление всеми . ячейками аналогового буфера и буфе1 ра АЦП каналов приема. В исходном состоянии выходы 41-1 находятся в со !

1тоянии "0".

Кроме того, в счетчик 67 запиcbt вается код, который определяет время фиксации аналоговой инфсриации на эл

1 менте аналоговой памяти. Такая проце ,дура необходима в случае работы уст ройства с максимальной частотой дискретизации.

Например, при периоде следования

1 ., сигналов частоты дискретизации Т =

10 мкс время фиксации может быть ! равно Т = 7 мкс.,Остальное время можно использовать ддя формирования апертурной; задержки включения АЦП, обусловленной наличием переходных процессов в элементах аналоговой па мяти. На фиг. 4 схема формирования

;апертурной задержки не показана.

После формирования на входах элементов И 69-1,...69-i сигнала ПЗХ

"1" с первого разряда сдвигового ре— гистра 68 выдается "1" на вход элемента И 69-1 и далее на выходы 41-1 (l — это активный уровень, по которому аналоговая инфориация начинае фиксироваться в элеианте памяти (фиг.1.)).

Одновременно на вход элемента И 7 поступает частота дискретизации,При наличии сигнала включения на другом входе элемента И 75 триггер 66 устанавливается в 1 и переводит первый счетчик 67 в режим счета. Появпение сигнала на выходе переноса счетчика

67 устанавливает триггер 66 и счетчик 67 в исходное состояние. Оцновременно этот сигнал поступает на элемент ИЛИ 74 и сдвигает "1" с первого разряда на второй,, тем самым бтключает первый элемент памяти и псд.) ключает второй канал 12. После снятия 1" с первого разряда сдвигового регистра 68 осуществляется установка через элемент ИЛИ-НЕ /0-1 группы триггера 71-1 в состояние "0", При этом на его обратном выходе формируется сигнал управления (сигнал запуска), по которому первое А11Т1.Взаимодействие ЭВМ с блоком 1 (с входящими в его состав регистрами, счетчиками) и триггером 2 (см.фиг.1) осуществляется через дешифратор 83 адреса.

По команде "Выводя (ОИТ) на шине

25 управления формируется сигнал

"Запись", на шине 24 данные, на ши0 не 23 код адреса регистра (счетчика, триггера 2), к которому в данный момент идет обращение ..

Дешифратор 83 адреса анализирует код адреса на шине 23 и в случае обращения ЭВМ к блоку 1 формирует на одном из своих выходов сигнал, определяющий адрес регистра (счетчика, триггера 2), по которому осуществляется

69 l8 записывает данные преобразования в блок 10 памяти.

Аналогичную функцию выполняет узел

76-N управления.

Пусть зона памяти, с которой работает канал 12-1, будет зона l, а эона памяти, с которой работает блок 12-N)- зона N.

Процесс заполнения зоны 1 памяти данными преобразования контролируеется элементом 81 сравнения, который .осуществляет сравнение текущего адреса (входы В) с конечным адресом (входы А) зоны. Сравнение осуществляется при подаче на управляющий вход элемента сравнения А=В сигнала ПЗХ=1. Если А и В не равны. между собой, на выходе элемента сравнения присутствует "О", который поступает через элемент НЕ 86 группы на вход с элемента И 93 группы и разрешает прохождение сигнала включения на входы 40-1 блоков 9-1, 12-1.

Блоки 9-1, 12-1 начинают работать.

После появления на входе 38-1 сигна17 1 5363 запись информации с шины 24 в выбранный регистр (триггер 2) .

Дешифратор 83 адреса формирует следующие адреса: ФА1,...,ФА4, ФА1 ..., ФА4, ФА5,...,ФА11.

Принцип формирования адресов следующий °

Пусть для адресации блока 1, его регистров, счетчиков, используется младший байт адреса разряды, (A0...

А7). Тогда для обеспечения адресации заданного количества регистров, счетчиков разряды A0,..., A7 могут быть распределены следующим образом. Разряды Аб, А7 определяют физический ад-. рес блока l, разряды А1,.. ., A5 определяют адрес регистра, счетчика, разряд A0=1 определяет начало работы и устанавливает триггер 2 в ") ". 20

Распределение адресов, значение кода адреса на шине 23 при обращении

ЭВИ к блоку 1 приведено в таблице, при этом физический адрес блока ) принят равным О, т.е. разряды А6=0, А7=0.

Код адреса на ши.не 23

Регистры, счетчики

Адрес.

ООН

02Н

04Н

06Н

ФА1

ФА2

ФАЗ

ФА4

ФА1 08Н

ФА2 ОАН

ФАЗ ОСН

ФА4 ОЕН

ФА5 10Н

ФА6 12Н

ФА7 14М

ФА8 16Н

ФА9 18Н

ФА10 1АН

ФА11 1ЕН

Схема управления

76-1

Регистр 77

Счетчик 79

Схема управления. 76-N

Регистр 77

Счетчик 79

Регистр 88

90

92

Триггер 2 (фиг. 1) Как видно из фиг.б, регистры 7?, 78, счетчики 79,80, элемент 81 сравнения, элементы И 82 конструктивно объединены в узел 76-1 управления, который формирует текущий адрес на шине 23. По этому адресу канал 12-1

55 ла разрешения, адреса открываются элементы И 82 группы и текущими адрес зоны l с выходов счетчиков 79, 80 поступает на шину 23 адреса. После записи данных преобразования в зону

1 сигнал 38-1 снимается и по его заднему (отрицательному) фронту осуществляется инкрементиравание содержимого счетчика 79, 80 на "+1".

Когда содержимое счетчиков 79,80 станет равным содержимому регистров

77, 78 сработает элемент 81 сравнения, На его выходе появится "1, которая поступит на один из входов А элемента сравнения 84 и через элемент НЕ

86 группы на вход элемента И 93 груп-. пы, запрещая прохождение сигнала включения на выход 40-1, т,е произойдет останов работы блоков 9-1, 12-1 .

Аналогично работает узел 76-Я управления. Только "1 с выхода элемента 81 сравнения поступает через соответствующий элемент НЕ 86 группы на вход элемента И 93 группы, разрешая прохождение сигнала включения на вход

40-N. После срабатывания элемента 81 сравнения узла 76-N управления сигнал разрешения включения с входа 40-N снимается аналогично.

После заполнения всех зон памяти блока 10 (зона 1, зона N) сработает

9 20

Тогда при подаче на вхо,ц 27 сигналов генераторов ll тактовых импульсов с частотой следования 1 МГц на выходах счетчиков получают следующую последовательность частот дискретизации.На. четырех выходах первого счетчика сформируются частоты 500, 250, 125, 100 кГц, на четырех выходах второго счетчика — 50, 25, 12,5, 10 кГц на выходах третьего счетчика - 5,2,5, 1,25,1 кГц, на выходах четвертого счетчика — 500, 250, 125, 100 Гц, Выбор нужной частоты дискретизации осуществляется регистрами 92 и 87.

Регистры 90, 91 формируют частоты дискретизации, т.е. изменяют сетку частот за счет изменения содержимого двоично-десятичных счетчиков блока 6.

Рассчитаем максимальное количество зон памяти, с которым может работать блока 1, каналы 12-1, 12-N.

Регистры 87-92 являются общими для устройства. Их количество равно шести.

Регистры и счетчики 77-80 управляют работой только одного блока

12-1. Их число равно четырем, При увеличении количества-работающихблоков 9-Б, 12-И число регистров (счетчиков) должно быть увеличено.

Так как адресация к регистрам, счетчикам 77-80, 87-92 осуществляется разрядами адреса Al À5, то

ЭВМ может адресоваться к 32 регистрам счетчикам, Тогда общее число ре- . гис ров, счетчиков, управляющих работой блока 10„ 1 2-1, 12-N, равно 32-6 = 26. Следовательно, адресное поле блока 1 может обеспечить одновременную работу каналов 12-И, 32 — 6

N 6

1 где N — максимальное число кана1 лов 12-N.

Ограничительным условием для увеличения числа работающих групп каналов 12-1, 12-Ы является требование к скорости работы аналогового буфера и буфера АЦП блока преобразования данных. Эти буферы должны работать со скоростью, равной частоте дискретизации. Для обеспечения этого требования необходимо, чтобы блок 10 успевал за время, равное периоду частоты дискретизации, записать в

19 153636 элемент 84 сравнения. Прн этом Tfp 3 изойдет сравнение входов A и В. Входы В элемента сравнения подсоецинены

1 к "1" на управляющий вход A=8 подан

5 сигнал ПЗХ=1;

При срабатывании элемента 84 сравНения на его обратном выходе появится "0, т,е. сформируется сигнал Конец работы . Этот сигнал поступает 10 на один из входов элемента ИЛУ 85, на, другой вход которого поступает сигнал "Сброс". На выходе элемента ИЛИ

85 сформируется сигнал "Сброс", "Конец работы, который установит уст-15 ройство в исходное состояние. После снятия ЭВМ сигнала ПЗХ входы А=В, и

А и В элемента сравнения 84 изменят свое состояние, что приведет к изменению состояния выхода этого элемен- 20 та сравнения с "0" на "1", т.е. сигнал "Конец работы" снимется.

Регистры 87-92 являются регистрами, управляющими работой блоков устройства, 25

Структура регистра 88 управления следующая. два разряда задают режим работы блока 5 (входы 31, 50-3», остальные шесть разрядов могут быть ис-. пояьзованы для формирования с:ягналов, 39 включения групп блоков 9-1„ 12--1, 9-N„ 12-N. Активное (остояние выходов регистра обеспечивается установкой. в

Структура регистра 89 адреса обес печивает подклк".ение 256 аналоговых сигналов (2 ) . Подк;"чаются выходы

8 регистра 89 к адресным входам муль.: типлексоров 14 (входы 39-1, 39-N).

На фиг, 6 показано, что число раз- 40 рядов во входах 39-1„ 39 N равно 4.

Это обеспечивает подключение 16 аналоговых,. сигналов к входам мультиплексора каналов 12-1, 12-N.

При необходимости подключения 15 (коммутации) большего числа аналоговых входов выходы регистра 89 распаинаются непосредственно на адресных входах аналогового коммутатора 14 блоков 12-1, 1 2-N (на фиг.l не по- 5G казано).

Структура регистров 90-92, 87 формирования и выбора частоты дискрети-. зации определяется построением блока 6. 55

Пусть блок 6 содержит четыре 4-раз" рядных последовательно соединенных двоична-деся тичных счетчика. Содержимое

tl it дв оич но-десятичных счетчиков р авно 0

21 1536369 22 память данные преобразования от N зовании в устройстве АЦП с любым врегрупп каналов 12-1, 12-N. менем преобразования.

Кроме того, в устройстве обеспечена возможность подключения и параллельной работы N блоков преобразования данных, запускающихся не

Пусть блок 10 имеет время записи Т = 2 мкс, период частоты

Эап дискретизации Т д = 10 мкс, тогда N =

= 5, где N — допустимое число каналов 12-1, 12-N, при котором усттолько от внутреннего источника форройство обеспечивает работу с замирования частоты дискретизации, но данным быстродействием. 10

Другим фактором, влияющим на скорость работы устройства, является требование к выбору объема аналогового буфера и буфера АЦП.

Объем буферов выбирается следующим образом.

Согласно фиг.5 время обработки одной порции (выборки) аналоговой информации, зафиксированной в ячейке аналогового буфера, равно и от различных внешних источников, что важно при работе устройства в реальных условиях.

Формула из о брет ения

20

i==1+ — (2) т+Т„т

Т„Т

40 где Т+ТдТ вЂ” общее время обработки общ одной порции аналого-. вой информации, 50

1 + = б

)О

При таком количестве ячеек в аналоговом буфере и буфере АЦН устройство обеспечивает обработку анало,говой информации со скоростью, равной 1000 кГц (при T> = 10 мкс).

Таким образом, предлагаемое устройство позволяет осуществлять обработку аналоговых сигналов с частотой дискретизации, не зависящей от времени преобразования АЦП.

Обеспечение заданного быстродействия может быть получено при исполь55 где Т вЂ” время обработки одной порции аналоговой информации

Т4 — время фиксации в ячейке аналогового буфера;

Тац„ — время записи данных преобразования от N каналов 12-1, 12-N.

Пусть Т = Т*= 10 мкс, Т, =NT „, еслиN=5, Т а,=2мкс, то Т = 10 мкс. Для построения бу1эап фера выбираем АЦП среднего быстродействия с Т а„„= 30 мкс, тогда Т -"

= 50 мкс. Количество i ячеек в буфе- З5 . pax определяется по формуле (2) 1. Многоканальное устройство для ввода информации, содержащее блок сопряжения, блок управления, первый и второй триггеры, первый элемент ИЛИ, блок формирования частот дискретизации, блок памяти, генератор тактовых импульсов, каналы приема, каждый нз которых содержит усилители, входы которых являются аналоговыми входами устройства, и аналого-цифровые преобразователи, адресные, информационные и управляющие входы блока сопряжения соединены соответственно с адресными, информационными и управляющими шинами для подключения к ЭВМ, выходы блока памяти соединены с информационной шиной для подключения к ЭВМ, первый выход блока сопряжения соединен с перBblM входом первого элемента ИЛИ, выход которого соединен с установочным входом блока формирования частот дискретизации, тактовый вход которого соединен с выходом генератора тактовых импульсов, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия устройства и расширения области применения за счет установления частоты дискретизации от внешних источников, в него введены блок выбора источника дискретизации, второй эле— мент ИЛИ и блок опроса канала, а в каждый канал приема — мультиплексор, элемент И, элементы памяти, группа ,мультиплексоров, третий элемент ИЛИ, первая, вторая и третья группы элементов И, причем в каждом канале выходы усилителей соединены с информационными входами мультиплексора, выход которого соединен с информационными входами элементов памяти, вы.— ходы которых соединены с информационными входами соответствующих аналогоцифровых преобразователей, выходы готовности которых соединены с входами

23 1536369

24 роса канала, а выходы первой группы — с входами запуска блоков опроса канала и входами первой группы элементов И третьей группы, первыми входами элементов И, управляющими входами мультиплексора, выходы второй группы блока сопряжения подключены к адресной шине для подключения к ЗВИ, тактовые входы блока сопряжения соединены с выходами пер11, выхоц третьего элемента ИЛИ соеди вой группы блока управления, выходы блоков опроса канала и тактовый вход Б5 го является вторым выходом блока, выход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ соединен с вторым входом второго элемента ИЛИ, выход которого соединен с тактовым входом первого триггера, блока управления соединены с выходом генератора тактбвых импульсов„ пятый выход блока сопряжения соединен с вхоцами разрешения блоков оптретьего элемента ИЛИ и входами первой

l". ðóïïû элементов И первой группы, информационные выходы аналого-цифровых преобразователей соединены с информа5 ционными входами соответствующих муль типлексоров группы, выхоцы которых соЕдинены с входами первой группы элементов И второй группы, входы второй

1руппы элементов И первой и втсрой lU

Групп соединены с выходом элемента

Мен с управляющими входами мультиплексоров группы и выходы первой группы элементов И третьей группы соединены 15 с вхоцами запуска соответствующих ана лого-цифровых преобразователей„ а вы ходы второй группы — с управляющими входами соответствующих элементов па-. мяти, первый выход блока сопряжения 2р соединен с входами установки: первого и второго триггеров, второй выход бло.— ка сопряжения соединен с тактовь .и входом первого триггера, инверснь|й выход которого соединен с тактовь|м входом 2б второго триггера, а прямой выход — с вторым входом первого элемента ИЛИ, выход которого соединен с установочными входами блока выбора источника дискретизации и блоков опроса канала, ЗО информационные входы блока выбора источника дискретизации являются входами задания частоты,цискретизации устройства, вход запус ;а блока выбора. источника дискретизации является вхо-. дом запуска устройства,, третий выхо,ц блока сопряжения соед .; ен с управляю-. щим входом блока выбора источника дис кретизации, а четвертый выход — с вхо-дом разрешения блока выбора источника .1б дискретизации, первый выход ксторого соединен с входом запуска блока фор— мирования частот дискретизации, управляющие входы которого соединены с выходами четвертой группы блока сопряжения, второй выход блока выбора источника дискретизации соединен с входом запуска блока управления, а третий выход — с первым вхоцом второго элемента ИЛИ., выход которого сое=- 5О динен с первыми тактовыми входами блоков опроса канала, а второй вход -- с выходом блока формирования частот дискретизации, вторые тактовые входы элементов И первой группы соединены с вхоцами конца преобразования соответствующего блока опроса канала, выходы первой, второй и третьей групп блока опроса канала соединены с входами второй, третьей и четвертой групп элементов И третьей группы, выходы третьей группы блока опроса канала соединены с адресными входами мультиплексоров группы, выходы второй группы блока управления соединены с вторым входом соответствующего элемента И, выходы третьих элементов И соединены с входами запросов блока управления, выход которого и управляющий вход блока памяти подключены к управляющей шине для подключения к 3BN, информационные входы которого и выходы элементов И второй группы подключены к информационной шине для подключения к

ЗВМ, адресные входы блока памяти соединены с адресной шиной для подключения к ЗВХ, выход второго триггера соединен с управляк щей шиной для под-ключения к ЗВЧ„выходы третьей группы блока сопряжения соединены с адресными вхоцами соответствующих мультиплек с оро в .

2, Устройство по п. 1, о т л и— ч а ю щ е е с я тем, что блок выбора источника дискретизации содержит элемент ИСКЛ10ЧАЮЩЕЕ ИЛИ, четыре элемента ИЛИ, элемент ИЛИ-НЕ, элемент И, два триггера, первые входы первого и второго элементов ИЛИ и входы элемента ИСКЛЮЧАЮЩЕЕ ИЛИ являются информационными входамн блока, один из входов элемента ИСКЛЮЧАЮЩЕЕ ИЛИ является BTopbIM входом первого элемента

ИЛИ, выход которого соединен с первым входом элемента И, выход которо36369 26 входом блока, второй вход элемента И вЂ” входом запуска блока, выход элемента И соединен с тактовым вхо5 дом триггера выход которого соеди—

У анен с входом записи первого счетчика, установочные входы которого подключены к шинам логической единицы и логического нуля, выход переполнения

1р которого подключен к входу установки в "0 триггера и первому входу элемента ИЛИ, выход которого соединен с входом сдвига сдвигового регистра, выходы которого соединены, с входами

15 первой группы. элементов И группы и элементов ИЛИ-НЕ группы, вход выбора режима сдвигового регистра, второй вход элемента ИЛИ, входы установки в 1" счетных триггеров и вход уста20 новки в 0 второго счетчика являются установочным входом блока, вход записи сдвигового регистра и тактовый вход второго счетчика соединены с одним из входов сдвигового регистра, входы второй группы элементов И группы являются входом разрешения блока, а выходы — выходами первой группы блока, входы второй группы элементов

ИЛИ-НЕ группы являются входами конца

З0 преобразования блока, а выходы соединены с тактовыми входами соответствующих счетных триггеров, прямые выходы которых соединены с входами элемента ИЛИ-НЕ, выход которого соединен со счетным входом второго счетчика, выходы которого являются выходами третьей группы блока, инверсные выходы счетных триггеров являются выходами второй группы блока, установоч40 ный вход второго счетчика подключен к шине логического нуля, установочный вход сдвигового регистра — к шине логической единицы, а установочные входы группы — к шине логического ну45 ля.

25 15 прямой выход которого соединен с вторым входом элемента И, а инверсный выход — с первым входом третьего элет мента ИЛИ, выход которого является третьим выходом блока, .вхрд установки в "0" первого триггера и вход установки в "1 второго триггера являются входом установки блока, вьц од второго триггера соединен с вторыми входами третьего элемента ИЛИ и элемента ИЛИ-НЕ, выход которого является первым выходом блока, первые вхо- ды элемента ИЛИ-НЕ, и четвертого элемента ИЛИ являются входом запуска блока, второй вход четвертого элемента ИЛИ является управляющим входом блока, выход четвертого элемента

ИЛИ соединен с тактовым входом второго триггера, информационные входы первого и второго триггеров подключены соответственно к шинам логической единицы и логического нуля.

3. Устройство по п. 1, о т л и— ч а ю щ е е,с я тем, что блок управления содержит счетчик, дешифратор, мультиплексор, две группы элементов

И, элемент ИЛИ, выход которого является выходом блока, вход счетчика является тактовым входом блока, выходы старших разрядов которого соединены с информационными входами дешифратора и адресными входами мультиплексора, информационные входы которого являются входами запросов блока, управляющий вход дешифратора является входом запуска блока, выходы дешифратора соединены с входами первой группы элементов И первой группы, выходы которых соединены с входами первой группы элементов И второй группы и являются выходами первой группы блока, выход мультиплексора и выход младшего разряда счетчика соединены соответственно с входами второй группы элементов И первой и второй групп, выходы элементов И второй группы соединены с входами элемента ИЛИ и являются выходами второй группы блока.

4. Устройство по п. 1, о т л и— ч а ю щ е е с я тем, что каждый блок опроса канала содержит триггер, сдви1 говый регистр, два счетчика, элемент

И, группу элементов И, элемент ИЛИ, элемент ИЛИ-НЕ, группу элементов

ИЛИ-НЕ, счетные триггеры, счетный вход первого счетчика является вторым тактовым входом блока, первый вход. элемента И вЂ” первым тактовым

5. Устройство по и. 1, о т л и— ч а ю щ е е с я тем, что блок сопряжения содержит дешифратор, первый элемент сравнения, первую группу элеметов И, элементы НЕ, элемент ИЛИ, шесть регистров и узлы управления, каждый из которых содержит седьмой и восьмой регистры, первый и второй счетчики, второй элемент сравнения, вторую группу элементов И, выходы которых являются выходами второи группы блока, выходы седьмого и восьмого регистров соединены с вхо.цами

15363

27 первой группы второго элемента суавНения,выходы первого и второго счетчиKos соединены с входами первой группы . элементов И второй группы и вхо5 дами второй группы второго элемента сравнения, информационнъ|е входы регистров и установочные входы счетчиков являются информационными. входами блока, счетные входы первого и второго счет- д чиков и входы второй группы элементов И второй .группы являются тактовыми входами блока, управляющие входы ,дешифратора, первого и второго элементов сравнения и первый вход элемента ИЛИ являются управляющими входами блока, один из управляющих входов блока является цятым въходом, блока, информационные входъь дешифратора являются адреснъщи входами бло- 2п, ка, выходы группы которого соединены с входами записи соответствующих регистров и счетчиков, выход дешиф,эатора является вторым выхоцом блока, выходы второго элемента сравнения каждого узла управления соединены с входами элементов НЕ и первого элемента сравнения, входы второй группы которого соединены с шиной логической единицы, выходы элементов НЕ соединены с входами первой группы элементов

И первой группы, выход первого элемента сравнения соединен с вторым входом элемента ИЛИ, выход которого является первым выходом блока, выходы группы первого регистра соединенъ с входами второй гругпы элементов И первой группы, выходы которых являются выходами первой группы блока, первый и второй выходы первого регистра являются соответственно: третьим и чет-: вертым выходами блока, выходы второго регистра являются выходами третьей группы блока, выходы третьего, четвертого,.пятого и шестого регистров являются выходами четвертой группы блока.

l 536369

1536369

1536369 начало

Негп т:-0?

Загрузка регистроо зленента 76-/ (бчегичика5) (Счет чинаЯ

Загрузка регистроо мекеняа 76-М

AKK):"èíô.

ОИТ-<Е

Устано ка шруггера Я

em

l73X= f?

Все злеиенп??ы агружены

Вы ачаурра ломик wedcта и зр ucmo (АКК,:=инф, ОИТ-10

Запись информации

5 зону ncrwmu

9КК):-инф.

ОИТ-!2

МАКК>:инф.

ОИТ-/4 ареса аонк 7

Зона заполнена ? станоака омпаравара ((бык ?да! а„f

Устаноака омпаратора

4(&кода)

8.0"

Снйрие сигна ла бключениц

40-/ 40-У) (4КК):=инф.

ОИТ=16 седа- 8t, m

ы запали ны (А КК): =инф, ОИНВ

<АКК):= инф.

ОИТЧД

Формиро ание сигнала

Конг агап?ь

Выдачасигноnð„Конеи раооть о

cm айстоо

Уцпонобкаблока 3 а искоаное состояние агрузка регистра 88

Загрузка регистра 8У

Загрузка

peaucmpirÈ

Загрузка регистра У/

Загрузка регисп?ра УЯ

Загрузка регистра 87

А КК-аккумилапар микро-3ВК

1536369 с gg gg9 NAB еа 3цк00 кОнй .Р -"

3а рузка сва

8О дай ай КОИ

«о адреж (Р&

ЗОЯР зкО Ила

80 бай ВО 864p

80 адРВса(б7

Залов стд

80 Йишб ИОЧО

1ÎÈ Обдай (С

PgdH3ХИ ЖМ ай ГО бОЙЯ6 нст адреса

ЯЗ Я3КЦ 1И0

80 ЮЁ юд кОИ( аадреса(Р&

\ Й,Р ЗК0 /УЛАР . 0ШПб НИЧИЛ . i7pecg(El 7

%кя(3/я" ЮВАО

О дЫл76 ЮУ

АМ ЙхфГСе7 (Составитель И. Карпова

Техред Х,.Ходанич

Редактор М. Недолуженко

Корректор N.Øàðoëè

Заказ 108

Тираж 859

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва., Ж-35, Раушская наб,, д. й/5

Производственно-.издательский комбинат "Патент", r Ужгород, ул. Гагарина, 101