Запоминающее устройство с исправлением дефектов и ошибок

 

Изобретение относится к вычислительной технике и может быть использовано в оперативных запоминающих устройствах для повышения надежности их работы. Цель изобретения - увеличение быстродействия. Устройство содержит информационные входы-выходы 1, входной регистр 2, блок 5 инверторов, дополнительный блок 7 ключей, первый коммутатор 9, блок 10 кодирования-декодирования, блок 11 сумматоров по модулю два, второй коммутатор 13, шифратор 15, блок 16 постоянной памяти, выходной регистр 19, адресные входы-выходы 23 устройства, входы 24-35 управления, выходы одиночной 36 и многобитовой 37 ошибок. 3 ил.

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕС(УБЛИН (19) (И) (5l)5 G ll С 29/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Pi4» я Ь) к

-". Ы

ГОСУДАРСТВЕННЫЙ НОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И OTHPbAИЯМ

ПРИ П(НТ СССР

1 (21) 4256899/24-24 (22) 04. 06. 87 (46) 15.0.1. 90. Бюл. 1(2 (72) В.Д. Комаров, A. В. Кузнецов

А.Д.Кухарев и 1).А.Трофимов (53) 681.327.66(088.8) (56) Комаров В.Д., Кузнецов А.В.

Увеличение средней наработки на отказ запоминающего устройства с исправлением дефектов и ошибок. И.:

Техника средств связи, 1982, с.68-76.

Авторское свидетельство СССР

1(1048520, кл. G 11 С 29/00, 1983, 2 (54) ЗАПОИИНА1(М)1ЕЕ УСТРОЙСТВО С ИСПРАВЛЕНИЕИ ДЕФЕКТОВ И ОШИБОК (57) Изобретение относится к вычнс-i лительной технике и мо)кет быть ис-" пользовано в оперативных запоминающих устройствах для повышения надежности их работы. Цель изобретения— увеличение быстродействия, Устройство содержит информационные входы-выходы 1, входной регистр 2, блок 5 инверторов, дополнительный блок 7 ключей, первый коммутатор 9, блок 10 кодирования-декодирования, блок ll сумматоров по модулю два, второй коммутатор 13, шифратор 15, блок 16 постоянной памяти, выходной регистр

19, адресные входы-выходы 23 устройства, входы 24-35 управления, выходы одиночной 36 и многобитовой 37 ошибок. 3 ил. табл.

Изобретение относится к вычислительной технике и может. быть использовано в оперативных запоминающих усТройствах для повышения надежности ик работы.

Цель изобретения — увеличение бы,стродействия,, 15

На фиг. 1 приведена структурная схема запоминающего устройства с ис" правлением дефектов и ошибок; на фиг. 2 — структурная схема шифратора; на фиг. 3 — структурная схема перво- 20 го коммутатора.

Устройство (фиг. 1) содержит информационные входы-выходы 1, входной регистр 2, выходы блока 3 ключей, входы 4 второй группы блока 5 инверторов, входы 6 первой группы блока инверторов, дополнительный блок 7 клЮчей, выходы 8 второй группы дополниТельного блока ключей, первый коммутатор 9, блок 10 кодирования-деко- 30 дирования, блок 11 сумматоров по модулю два, выходы 12 первой группы дойолнительного блока ключей, второй коммутатор 13, входы-выходы 14 второй группы блока кодирования-декоди" 35 романия, шифратор 15, блок 16 постоянной памяти, входы 17 первой группы суМматора по модулю два, входы 18

I первой группы первого коммутатора, выходной регистр 19, четвертые входы- 40 выходы 20 первого коммутатора, входывыходы 21 блока 22 оперативной памяти, адресные входы 23 устройства, первый вход 24 синхронизации, первый вход 25 задания режима, второй вход 45

26 задания режима, входы 27 задания режима группы, третий вход 28 задания режима, второй вход 29 синхронизации, третий вход 30 синхронизации, четвертый вход 31 задания режима, четвер- 50 тый вход 32 синхронизации, пятый вход 33 задания режима, вход 34 обращения„ вход 35 записи-чтения, выходы одиночной 36 и многобитовой 37 ошибок. 55

Шифратор (фиг, 2) содержит регистры

38 и 39 и второй блок 40 постоянной памяти.

Первый коммутатор (фиг. 3) содержит блок 41 ключей, блок 42 ключей и блок 43 инверторов.

Устройство работает следующим образом.

При первом цикле записи информа" ции на шине 23 устанавливается код адреса, а на информационной шине 1 " информационное слово (например, шестнадцатиразрядное), подлежащее записи.

Сигналом по лине 24 это слово записывается Во входной регистр 2. При отсутствии. сигнала по нине 25 блок 5 инверторов не инвертирует информацию, поступающую на входы 4 и 6. Затем поступает сигнал по шине 26, открывает блок 7 ключей и на выходах 8 появляется входное информационное слово (неинвертированное), а на выходах !

2 — нули (в рассматриваемом примере четыре разряда).

На управляющих входах 27 появляется комбинация сигналов, соответствующая режиму кодирования входной информации, и на выходах 14 контрольных разрядов блока 10 появляются контрольные разряды соответствующего кода Хзмминга (в рассматриваемом примере шесть разрядов).

При отсутствии сигнала на шине 28 первый коммутатор 9 соединяет входывыходы с входами-выходами 20.

Таким образом, входное информационное неинвертированное слово (16 разрядов), адресные информационные разряды — нули, (четыре разряда) и контрольные разряды Хэмминга (шесть разрядов) поступают через коммутатор .9 на входы-выходы 21 блока 22 оперативной памяти и под действием сигналов записи по шине 34 записываются в него по адресу 23.

Затем происходит первый цикл считывания информации.

- Снимается сигнал с шины 26 и выключается блок 7 ключей. На шине 35 появляется сигнал считывания и инфор мация с выходов 2) накопителя 22 через коммутатор 9 поступает на входы блока 10 декодирования. На входах 27

5 15 появляется комбинация сигналов, осуществляющая запись считанной информации в блок 10 декодирования.

Затем выключается сигнал 35 и появляется сигнал по шине 28, при котором отключаются входы-выходы коммутатора 9 и соединяются входы 18 и входы-выходы 20. На входах 27 появляются сигналы, осуществляющие вывод скорректированной информации, на выходах 14 — синдром ошибки, который под воздействием сигнала по шине 29 записывается в шифратор.

На выходах 36 и- 37 ошибок появляются соответствующие сигналы. Если ошибки отсутствуют, то запись информации в запоминающее устройство за" каичивается. Если на выходах 36 или

37 появляются сигналы ошибок, то уст. ройство переходит к второму циклу записи-считывания информации. При этом на шине 25 появляется сигнал инЮ вертирования, на шине 26 — сигнал включения блока ключей, на шинах 27сигналы кодирования, с шины,28 снимается сигнал переключения. Инвертированная информация с выходов 8 поступает в блок 10 и через коммутатор

9 — на входы накопителя 22, с выходов 12 единичное слово также поступает в блок 10 и на входы накопителя

22, а с выходов 14 соответствующие контрольные разряды также поступают на входы накопителя. Иа шину 34 поступает сигнал записи и инвертирован ное информационное слово вместе с единичной информационной частью и соответствующими контрольными разрядами записывается в оперативный накопитель 22. Заканчиваются сигналы по шинам 34, 25, 26 и 27.

Устройство переходит к второму циклу считывания. а шине 35 появляется сигнал считывания и информация из накопителя 22 поступает иа входы блока 10 и под воздействием сигналов по шинам 27 записывается в блок 10 затем на шине 28 появляется сигнал, переключающий коммутатор 9, на входы 27 поступает комбинация сигналов, осуществляющая вывод скорректированной информации иэ блока 10. На выходах 14; который поступает на входы шифратора

15 и записывается в него под воздействием сигнала записи по шине 30. На выходах ошибок появляются соответстtвующие сигналы, поступающие на шины

36445 6

30 и 37, Если сигналы ошибок отсутствуют, то запись информации в запоминающее устройство заканчивается.

Если на шине 37 отсутствует сигнал многобитовой ошибки, ели на шине

36 присутствует сигнал одиночной ошибки и если в первом цикле считывания обнаружена лишь одиночная ошибка, то устройство переходит к третьему циклу записи-считывания (если .в первом цикле записи-считывания были обнаружены многобитовые ошибки, а во втором цикле — однобитовые или многобитовые, то это значит, что количест" во по данному адресу превышает корректируницую способность устройствадва дефекта).

Прекращаются сигналы по шинам 27

20 и 30.

В третьем цикле записи информации открывается блок 7 ключей сигналом по шине 25, на шинах.27 устанавливается комбинация сигналов кодирования и ин25 формация в прямом коде поступает на входы блока 10 кодирования и входы блока 11 сумматоров по модулю два вместе с нулевыми адресными информационными сигналами и соответствующи30 ми контрольными разрядами с выходов

14. Шифратор 15 по двум записанным в него синдромам одиночных ошибок прямого и инверсного информационных слов вырабатывает код адреса согласующего слова, который поступает через второй-коммутатор 13 на адресные входы постоянного накопителя. 16, Согласующее слово (в данном примере двадцатишестиразрядное) поступает на

40 другие входы 17 блока 11 сумматоров по модулю два, где суммируется с информационным словом, С выхода блока

1l сумматоров информация поступает на входы 18 первого коммутатора 9 и

45 после прихода сигнала переключения по шине 28 поступает на входы-выходы

2l накопителя 22, По шине 34 поступает сигнал записи и суммированная информация записывается в накопитель 22.

Вместе с окончанием сигналов по шинам 34, 28 и 26 заканчивается цикл записи информации в запоминающее устройство, Если по данному адресу в оперативном накопителе 22 имелось не более ,двух дефектов, то гарантируется запись информации в согласованном с дефектами виде не более чем за три цик.ла записи считывания, 1536445

45

46

) 2 3 4 5 6.7 8 9

)О )) )2 )3 )4 )5 )6 )7 )8 I9 20 21 22 23 24 25 26 о о о о о о о ) о

l I t о

3 О о о

) t l 0

О I I о

) о о

1 1 ) о о о. о о о о о о

) ) ) о о о о о о о

О ) О о о о о о о о

О i о о о о о о о о о о о о о о

) )

1 1 о о о о о о о о о о о

I 0 о о

) I о о

) О о

) )

1 ) о о о о о о н - 44

) I о о о о о о о

) О о о

) ) о о

I 0

1 ) о о о о о о о

) о о

О I о

) о 5l о

О О О 0 О О О о ) о-) о о о ! о ) о !

) ) l

I ) О о о о ) о о о о о о о о о о о

I 1

) 1 о о о а

О )

1 О

) ) о о о

I о о

1 I

) ) о о о о ! О о о о

I 1 ) о о о ) о о о о о о ) о

О О О о о о

О О О О

) о о о о

) I о о о о

) о о! 1 о о о

0 О о о о

О ) )

0 О )

) 1 )

) О о о о

) I

) ) о о

) ) о о о о о -о

О О

I I о о о о о

О О О о о о о

О 0 О

С 48.Е

) о о о о о

0 I о

) О

I )

I 1 о о о о

О О 1 о о о о о

) ) 0 о г о

) О о о о о о о о о о о о о о о о о о о о о ) о о

1 О ) I О О

1 О I ) О О

О О О

О O О

1 )

l ! 1 о о о о

49 Х, so т;

52 Т, 53 Х;

54 Т»

55 Г;

56 ));+С;

57 Т;

58 Т;

59 Т; (»!

60 Т;<8! +С) I

1 О О О О О О о о о о ! I

) I ! ) ! l о о

) )

1

1! I О

) l 1

l I )

i i )

I I I о о

) о о о о о о о о

I о о о

О 1 о

О ) о о о о

) О о

) О о

) ) о о

I О О о о о о о

) О О о о о о

1 1 о о о о о о

О О

) l о о о

) о о о о о о о о о о о о

О О ) о о о о

o o о

При считывании информации с шин 23 в накопитель 22 поступает код адреса.

На шину 35 поступает сигнал считывания и информация с выхода 21 через первый коммутатор 9 поступает на вхо-, ды блока 10 и записывается в него при поступлении соответствующих сигналов

rl0 шинам 27.

Затем на входы 27 поступают сигнаЛы вывода скорректированной.информации (исправляется один сбой, возникШий при хранении информации в накопителе). Информация поступает на входы 15 блока 11 сумматоров по модулю два, в сигналы адресных информационных разрядов поступают через второй коммутатор 13 при поступлении сигнала по шине 31 на адресные входы постоян- 20 ного накопителя 16. Соответствующее согласующее слово из постоянного накопителя 16 (такое же, как использовалось при записи информации в оперативный накопитель) поступает на входы 17 блока сумматоров по модулю два, Особенностью данной матрицы Хэмминга является нечетность всех столбцов, что позволяет определять двух — четы- 50 рех-кратные ошибки и ошибки большей кратности.

Согласующие слова записаны в виде матрицы С, которая обладает следующими свойствами: все строки матрицы являются кодовыми словами линейного кода, формируемого блоком 10 кодирования-декодирования в соответствии с матрицей Хэмминга 44.

\ на выходе которого появляется исправленное информационное слово, которое записывается в выходной регистр )9 под воздействием сигнала по шине 32. .Затем сигналом по шине 33 включается блок 3 ключей и считанная информация поступает на информационные шины 1.

В регистр 38 записывается синдром одиночной ошибки Прямого слова, а в регистр 39 " синдром одиночной ошибки инверсного слова. Коды двух синдромов определяют адрес постоянного накопителя 40, где записан адрес согласующего слова матрицы С (см. таблицу), хранящийся в постоянном накопителе 16.

В таблице показана для примера образующая матрица модифицированного кода Хэмминга для двадцатиразрядного слова, шестнадцатиразрядного информационного слова 45 с четырехразрядной адресной информационной частью. Для кодирования данного двадцатиразрядного слова используются шесть контрольных разрядов 47.

Коды адресов всех согласующих слов различны (первые четыре разряда каждого согласукнцего слова), два любых столбца матрицы С должны содержать все, сочетания 1 и Р ((0000, 01,10, 11), одна строка матрицы С должна быть единичной.

Подобная матрица С 48 такова, что при наличии двух любых дефектов в накопителе 22 по любому адресу в ней найдется кодовое слово, которое при сложении с информационным словом бу1536445

)0 сбоев у 57 декодер ошибок не обнаруживает и синдром равен нулю.

При считывании слова, в котором возник один сбой, например во втором разряде, у. 58 при декодировании синд+ ром равен 111110, что указывает ошибку во втором разряде. После исправления информация во втором разряде будет восстановлена (59). Первые четыре разряда слова 1100 являются адресом строки матрицы С 55, которая считывается из постоянного накопителя 16, складывается са словом 59 и информационная часть записывается в выходной регистр 19.

Это слово соответствует записываемому слову 49. Таким образом, предлагаемое устройство обеспечивает исправление двойных дефектов оперативного накопителя 22 и одного сбоя,. возникающего при хранении информации.

Формула изобретения

Запоминающее устройство с исправлением дефектов и ошибок, содержащее блок оперативной памяти, адресные входы которого являются соответствующими входами устройства, входной регистр, информационные входы которого соединены с выходами блока ключей и являются информационными входами-выходами устройства, информационные входы блока ключей соединены с выходами выходного регистра, блок постоянной памяти, выходы которого соединены с входами первой группы блока сумматоров по модулю два, выходы которого соединены с информационными входами выходного регистра, блок кодирования-декодирования, входы управления которого являются группой входов задания режима, вход синхронизации входного регистра является первым входом синхронизации устройства, вход синхронизации выходного регистра является четвертым входом синхронизации устройства, вход управления блока ключей является пятым входом Задания режима устройства, вход обращения блока оперативной памяти является соответствующим входом устройства, вход записи-чтения блока оперативной памяти является соответствующим входом устройства, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия устройства, в него введены блок инверторов, дополнительный блок ключей, шифратор, первый и второй

45 дет храниться по этому адресу без ошибок, Пример. Предположим, что на входы 1 поступает для записи шестнадцатиразрядное слово )110)10001100011, На выходах 12 будет добавлен адрес

0000 и после кодирования в блоке 10 кодирования на выходах 14 появятся контрольные разряды 111110. 10

В накопитель 22 запишется двадцатишестиразрядное слово х 49. Если ! при считывании этого же слова у из

t накопителя 22 в нем нет ошибок (50), то при декодировании в блоке )О синд- 15 ром 51 равен нулю (все разряды синдрома равны нулю). Если в данной ячейке накопителя 22 есть дефекты, например в шестом разряде (помечен звездочкой),. вместо "1" считывается пос- 20 тоянно "0", то при считывании и декодировании слова у, (синдром ошибки

1

52) на выходах 14 блока 10 при декодировании появляется синдром 110100, который записывается в шифратор 15.

Процесс записи продолжается.. Входное слово инвертируется блоком 5 инвер" торов и в виде слова х; 53

11110001001)10011)00000001 записывается в накопитель 22, 30

Если после считывания и декодиро+ вания инвертированного слова у 54, будет обнаружена одиночная ошибка, например в тринадцатом разряде (вместо единицы постоянно считывается 35 ноль), то синдром будет равен 01) 010.

1(оды разрядов синдромов считанного прямого 52 и инверсного 54 слов определяют строку матрицы С 48 (строка должна иметь ноль в шестом столбце и ноль в тринадцатом столбце матрицы

С 48).

Данный подбор сочетаний синдромов и строк матрицы С делается заранее при программировании постоянного накопителя 40 шифратора 15. В данном случае нужной строкой матрицы С является СЛОВО 55 l )00l ) )000000000) ) 0) ) 0000)9 в котором в шестом разряде будет единица, а в тринадцатом — ноль.

После сложения строки матрицы С; и исходного слова х в блоке суммаФ торов 1) по модулю два палучим слово

56 11000000) 1000110) 11001) ) 1, которое запишется в накопитель 22 без ошибок.

При считывании согласованного сло ва без возникновения при хранении

153б445 коммутаторы, выходы входного регистра соединены с информационными входами первой группы блока инверторов, информационные входы второй группы которого являются входами задания исходного режима работы устройства, прямые выходы блока инверторов соединены с информационнымн входами первой группы дополнительного блока ключей, входы второй группы которого соединены с инверсными выходами блока инверторов, первые выходы дополнительного блока ключей соединены с .информационными входами первой группы второго коммутатора, информационными входами-выходами первой группы первого коммутатора, входами группы блока кодирования"декодирования, входами четвертой группы блока сумматоров по модулю два, выходы второй группы дополнительного блока ключей соединены с информационными входамивыходами блока кодирования-декодирования, информационными входами-выхо-. дами третьей группы первого коммутатора и входами третьей группы блока сумматоров по модулю два, контрольные входы-выходы блока кодированиядекодирования соединены с информационными входами шифратора, информационными входами второй группы первого коммутатора и входами второй группы блока сумматоров по модулю два, выходы блока сумматоров по модулю два соединены с информационными входами группы первого коммутатора, выходы второго коммутатора соединены с адресными входами блока постоянной па10 мяти, выходы шифратора соединены с информационными входами второй группы второго коммутатора, информационные входы-выходы четвертой группы первого коммутатора соединены с информа15 циониыми входами-выходами блока оперативной памяти, вход .управления блока инверторов является первым входом задания режима устройства, вход уп" равления дополнительного блока клю20 .чей является вторым входом задания режима устройства, вход управления первого коммутатора является первым входом задания режима устройства, первый и второй входы синхронизации

26 шифратора являются соответственно вторым и третьим входами синхронизации устройства, входы управления блока ключей и второго коммутатора являются соответственно третьим и

30 четвертым входами задания режима устройства.

Составитель И.Сычев

Редактор М.Петрова Техред М.Ходанич Корректор.О.Ципле Заказ 1 12 Тираж 474 Подпи свое

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", г. Ужгород, ул. Гагарина, 101