Устройство коррекции ошибок

 

Изобретение относится к вычислительной технике и может быть использовано в запоминающих устройствах на основе кодов, исправляющих и обнаруживающих ошибки. Целью изобретения является расширение функциональных возможностей устройства за счет обнаружения модульных ошибок и работы со словами разной длины. Поставленная цель достигается за счет введения триггера, второго регистра 2 данных и блока 10 инверторов. 1 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

„„SU„„1529294

А1 (51)4 G 11 С 29/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

H А ВТОРСНОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

1 (21) 4323722/24-24 (22) 03. 11. 87 (46) 15.12.89. Бюл, У 46 (71) Московский энергетический институт (72) Г.А.Бородин, В.А.Иванов и А,П.illaрапов (53) 681.327.66 (088.8) (56) Авторское свидетельство СССР

У 1100639, кл. G 11 С 29/00, 1984-.

Electron Pes.,1.981, V.26, N - 5, р.31-40. (54) УСТРОЙСТВО КОРРЕКЦИИ ОШИБОК

2 (57) Изобретение относится к вычислительной технике и может быть использовано в запоминающих устройствах на основе кодов, исправляющих и обнаруживающих ошибки. Целью изобретения является расширение функциональ ных возможностей устройства за счет обнаружения модульных ошибок и работы со словами разной длины. Поставленная цель достигается за счет введе-ния триггера, второго регистра 2 данных и блока 10 инверторов. 1 ил., 1 табл.

1529294

Изобретение относится, к вычислит льлой технике и может быть испольэо- в,но в запоминающих устройствах на о нове. кодов, исправляющих и обнаруж вающих ошибки.

Целью изобретения является расшир нпе функциональных возможностей у тройства за счет обнаружения мод льных ошибок и работы со словами р, зной длины.

На чертеже приведена .схема устройс ва коррекции.

Устройство содержит первый 1 и в орой 2 регистры данных, первый 3 и второй 4 коммутаторы, блок 5 формир ванця контрольных разрядов, регистр

6 контрольных разрядов, триггер 7, д шифратор 8 ошибки, блок 9 коррекц, блок 10 инверторов, первый 11 и второй 12 буферные формирователи, в оды-выходы информационных 13 и к нтрольных 14 разрядов, формировате ь 15 признака ошибки, первый 16 и торой 17 выходы которого вь одами признаков ошибки устройства, бл к 18 управления, группа входов ко орого является управляющими входами 19 устройства.

Для постро íèÿ блока формирования

30 ко трольных разрядов прн длине инфо мационного слова 16, 32 и 64 бит ис ольэуются контрольные Н-матрицы, Особенностью проверочных Н-матриц (м.матрицы 1,2 и 3) является воэмож- 35 н сть укорачивания их путем отбрасьгв -ния части информационных разрядов и сооответствующей части контрольньх разрядов. Если отбросить восьмой кс1нтрольнь и разряд в проверочной 40

Н-Матрице (см.матрицу 1), то вместо б4 разрядов будут обрабатываться 32 ра эряда (см.матрицу 3), а если отбро!сить и седьмой контрольный разряд, то будут обрабатываться только 16- 45 ра зрядные слова (cM. матрицу 3).

Поскольку устройство коррекции обрабатывает 64-разрядное слово последовательно по 32 разряда, то при по строении формирователя контрольных ра зрядов 8 используется Н-матрица 2 °

Bcle контрольные разряды, кроме пято го и восьмого, содержат в строке не более 18 единиц, Формирователи

55 пятого контрольного разряда подключа1отся непосредственно к выходам пе1рвого 1 и второго 2 регистров данны с, а формирователь восьмого контрольного разряда - только к выходу первого регистра 1 данных.

В табл.1 приведена таблица истинности работы блока 18 управления.

Устройство коррекции работает следующим образом.

Режим генерации контрольных разрядов °

Работа устройства осуществляется в пять тактов (см.матрицу 1). В первом такте (на управляющих входах

19 устройства подана комбинация 000) происходит установка триггера 7, ре" гистра 6 контрольных разрядов и вто.— рого регистра 2 в нулевое состояние, Во втором такте (на управляющих входах .001) осуществляется прием первой половины 64-разрядного слова в первый регистр 1 данных, На первые управляющие входы первого 3 и . второго 4 коммутаторов подается сигнал лог."1", который обеспечивает прохождение информации с выходов первого регистра 1 данных в блок 5 формирования контрольных разрядов, а первый коммутатор 3 обеспечивает прохождение информации с выходов блока 5 формирования контрольных разрядов в регистр 6 контрольных разрядов и триггер 7, на вторых управляющих входах которых подаются сигналы разрешения записи информации.

В третьем такте (на управляющих входах 011) осуществляется прием второй половины 64-разрядного слова во второй регистр 2 данных. Сигналы на управляющих входах первого 3 и второго 4 коммутаторов, регистра контрольных разрядов б и триггера 7

«е изменяются. Если обрабатывается слово 16 или 32 бита, то данный такт пропускается.

В четвертом такте (управляющая комбинация 010) сигнал лог."1" появляется на втором управляющем входе первого 3 и второго 4 коммутаторов, т.е. второй коммутатор 4 переключается для передачи информации с выходов второго регистра 2 данных в блок 5 формирования контрольных разрядов. Сигналы разрешения записи на вторых управляющих входах регистра б контрольных разрядов и триггера 7 снимаются. Если обрабатываются слова длиной

f6 или 32 бита, данный такт пропускается.

В пятом такте (управляющая комбинация 110) сформированные контрольные

9294

Формула

55 .приема информации блока управления соединены соответственно с разрешающими входами первого регистра," первого и второго буАерных формиро5 152 разряды из второй половины 64-разрядного слова в регистре 6 контрольных разрядов складываются поразрядно с контрольными разрядами, сформированными из первой половины 64-разрядного слова, и записываются в него; открывается вторая буферная схема 12 и . на входах-выходах 14 контрольных разрядов устройства появляются истинные значения контрольных разрядов.

Режим считывания.

В данном режиме работы БИС коррекции осуществляется в шесть тактов.

Первый такт (управляющая комбинация 000) аналогичен первому такту режима генерации контрольных разрядов.

Во втором такте (управляющая комбинация. 111) устройство работает аналогично второму такту режима генерации контрольных разрядов с той разницей, что параллельно с этим осу-. ществляется прием значений контрольных разрядов в регистр 6 контрольных разрядов и триггер 7 с входов-выходов 14 контрольных разрядов. Прием контрольных разрядов осуществляется по второму входу триггера ? и второй группе входов регистра контрольных разрядов.

Третий и четвертый такты (управляющие кодовые комбинации 011 и 010) полностью .аналогичны третьему и четвертому такту режима генерации контрольных разрядов °

В пятом такте (кодовая комбинация

100) в регистр 6 контрольных разрядов принимаются контрольные разряды, сформированные из содержимого второго регистра 2 (аналогично пятому такту режима генерации контрольных разрядов), и разрешается работа формирователя 15 признака ошибки.

В шестом такте (управляющая комбианция 101) блок 18 управления в зави-. симости от содержимого триггера .7 вырабатывает сигналы, которые переключают второй коммутатор 4 для передачи содержимого первого регистра, если триггер 7 находится в единичном состоянии, или второго регистра, ес- . ли триггер 7 находится в нулевом состоянии. Выбранное 32-разрядное слово через блок 10 инверторов поступает на вторую группу входов блока

9 коррекции. Синдром ошибки, сформированный в регистре 6 контрольных разрядов, поступает на входы дешифратора 8 ошибки, который вырабатыва

45 ет вектор ошибки, который поступает на первую группу входов блока 9 коррекции, в котором происходит исправление информации. Исправленная половина 64-разрядного слова выдается из устройства через открытый первый буферный формирователь 11, а синдром ошибки — через второй буферньп1 формирователь 12.

Таким образом, за счет введения триггера, второго регистра данных и блока инверторов с соответствующими связями обеспечивается обнаружение модульной ошибки и возможность работы со словами разной длины, что приводит к расширению фукцианальных возможностей устройства.изобретения

Устройство коррекции ошибок, содержащее первый регистр данных, регистр контрольных разрядов, первьп» и второй буАерные Аормирователи, первый и второй коммутаторы, блок формирования контрольных разрядов, формирователь признака ошибки, блок коррекции, дешиАратор ошибки, блок управления, причем информационные входы первого регистра соединены с г соответствующими выходами первого буферного Аормирователя и является информационньии входами-выходами устройства,информационные входы первого буферного формирователя соединены с соответствующими выходами блока коррекции,первые входы вектора ошибки ко арого соединены с соответствующими выходами .дешифратора ошибки, выходы первого регистра соединены с первыми информационными входами блока формирования контрольных разрядов, выходы контрольных. разрядов второго буАерного формирователя являются контрольными входами-выходами устройства, группа входов режима блока управления является входами режима работы устройства, первый и второй выходы признака ошибки формирователя признака ошибки являются соответственно выходами модульной ошибки и одиночной ошибки устройства, первый, второй, третий и четвертый выходы разрешения вателей, первым разрешающим вхо1529294 рой группы которого соединены с соответствующими выходами первого регистра, выходы второго коммутатора соединены с третьим информационным входом блока формирования контрольных разрядов и входами блока инверторов, выходы которого соединены с вторым информационным входом блока коррекции, второй вход контролируемых разрядов регистра контрольных разрядов соединен с вторым информационным входом триггера, выход которого соединен с информационными входами второ".

ro буферного формирователя и блока управления, четвертый, пятый, шестой, седьмой, восьмой, девятый, десятый и одиннадцатый выходы которого соединены с. первым установочным входом триггера, первым разрешающим входом второго регистра, первыми разрешающими входами первого и второго коммутаторов, вторыми разрешающими входами первого и второго коммутаторов, вторым установочным входом триггера, вторым разрешающим входом регистра контрольных разрядов, разрешающими третьими входами регистра контрольных разрядов и триггера и вторым разрешающим входом второго регистра, разрешающим входом формирователя признака ошибки соответственно.

Режим работы

БИС коррекции

Назначение сигнала

Сиги алы HG упр авляшших входах БИС коррекции

Сигналы на выходах блока управления

У1 1У2 1УЗ 1 2)3)415 6I?j8)91!oj11

О О О О О О О О О О О О О

О 1 1 О О О О 1 О 1 1 О О

О .1 1 О О О О 1 1 О 1 1 1 О

1 О О О О О О О 1 О О О О

1 О О О 1 О О О 1 О 1 О О! 1 1 1 О О О О О 1 1 1 1 О

О 1 1 О 1 О 0 0 О О 1 1 О О

О 1 О О О О О О О 1 О О О О

О О О О О О 1 О 1 О 1

1 О О

1 О 1 О 1 О О х х О О О 1 и синдрома ом регистра контрольных разрядов, 1т л и ч а ю щ е е с я тем, что, целью расширения функциональых воэможностей за счет обнаруения модульных ошибок и работы со

5 ловами разной длины, в него введены риггер, второй регистр данных и блок нверторов, причем первый выход блоа формирования контрольных разрядов оединен с информационным первым вхоом триггера, а второй выход блока ормирования контрольных разрядов оединен с информационными входами ервого коммутатора, выходы которого оединепы с первым входом контрольых разрядов регистра, выходы котороо соединены с информационными входаи дешифратора ошибки, первыми инфор1ационными входами формирователя приз-! ака ошибки и второго буферного форирователя, выходы дешифратора ошиб и соединены с вторым входом вектора ошибки формирователя признака ошибки, информационные входы первого 25 регистра соединены с информационными входами второго регистра, выходы которого соединены .с вторыми информационными входами блока формирования контрольных разрядов и информационными входами первоф группы второго ком. мутатора, информационные входы втоНачальная уста- Начальная установка новка

Прием в первый регистр данных

Прием во второй Генерация регистр данных контрольных

Формирование разрядов контрольных разрядов

Выдача контрольных разрядов

Прием в первый регистр данных и регистр контрольных разрядов

Прием во второй Считывание регистр данных

Формирование контрольных разрядов

Выдача признаков ошибок

Выдача исправ-. ленного слова

1529294

Матрица 1

» 11 0101 1000 0000

0010 0100 0100 0000

0100 1000 0010 0000

0001» 11 0001 0000

»01 0»0 0000 1000

1010»» 0000 0100

» » » 11 0000 00!О

» » » » 0000 0001

0100 0011»» 0101

1000»» 0010 0100

»11 1001 0100 1000

0001 0001 0001»»

10» 0»1»01 0»0

0»0»00 1010»11

0000 0000 0000 0000

0000 0000 0000 0000

0100 00»»» 0101 0100 001!»» 0101 0100 00»

1000»».0010 0100 1000»» 0010 0100 1000 1»1

»» 1001 0100 1000»» 1001 0100 1000»» 100t

0001 0001 0001»» 0001 0001 0001 1»1 0001 0001

10» 0»1»01 0»0 10» О!»»01 0»0 10» 0»1

1001 00» 0101 0000 1001 00» 0101 0000 0»0»00

»»»»»»»» 0000 0000 0000 0000»11»»

0000 0000 0000 0000»»»»»»»» 1»1»»

Матрица 2 О!ОО-ОО»»» О!О! О!ОО 001»lit 0101 1000 000 1000».» 0010 О!00 1000»» 0010 0100 0100 000

»» 1001 0100 1000 1».1 1001 0100 1000 0010 000

0001 0001 0001»» 0001 0001 0001» t i 000t 000

10» 0»1»01 0»0 10» 0» l »01 0»0 0000 100

0»0»00 1010»» 1001 00» 0101 0000 0000 010

0000 0000 0000 0000» 1 t 1» 1»»»» 0000 001

Матрица 3

0100 00» » 11 0101 1000 00

1000»» 0010 0100 0100 00

»11 1001 0100 1000 0010 00

0001 0001 0001 11» 0001 00

101,1 0»1»01 0»0 0000 10

0»0»00 1010»» 0000 01

Составитель А.Яковлев

Редактор Е.Копча Техред JI.Олийнык Корректор И.Иаксимининец

Заказ 7748/48 Тираж 558

Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Иосква, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", r.Óæãoðoä, ул. Гагарина, 101