Устройство для формирования тестовой последовательности

 

Изобретение относится к вычислительной технике и может быть использовано в аппаратуре контроля оперативных запоминающих устройств. Устройство содержит триггеры 2, 3, элементы И 4-7, мультиплексоры 9-11, счетчик адреса 12, счетчик циклов 13, счетчик управления 14, блок 15 управления, элемент И 19 с соответствующими функциональными связями. Устройство значительно сокращает время контроля блоков оперативной памяти, т.к.весь режим контроля состоит из двух режимов: режима записи эталонных сигналов и режима чтения и сравнения. 2 ил.

СОЮЗ СОВЕ ТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК (51) 4 С 11 С 29/00 au o quean

ГОСУДАРСТВЕННЫЙ НОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМ

ПРИ ГННТ СССР

Н А ВТОРСИОМУ СВИДЕТЕЛЬСТВУ (21) 4106159/24-24 (22) 11.05.86 . (46) 15. 12.89. Бюл. Р 46 (72) А.П. Горяшко, В. В. Горемыкин, А.Г,Маклагин, В.Г.Миронов, И.Л.Сигалов и A.H.Òêà÷óê (53) 681.327.6 (088.8) (56) Авторское свидетельство СССР

Ф 1037349, кл. О 11 С 29/00, 1983 .

Горинштейн А.В., Новик Г.Х. Сигнатурный функциональный контроль БИС

ОЗУ логарифмическими тестами. — Микроэлектроника, т, 14, вып. 2, 1985.

2 (54) УСТРОЙСТВО ДЛЯ ФОРМИРОВАПИЯ

ТЕСТОВОЙ ПОСЛЕДОВАТЕЛЬНОСТИ (57) Изобретение относится к вычислительной технике и может быть использовано в аппаратуре контроля оперативных запоминающих устройств.

Целью изобретения является повышение быстродействия устройства. Устгойство содержит триггеры 2, 3, элементы

И 4-7, мультиплексоры 9-11, счетчик адреса 12, счетчик циклов 13, счетчик управления 14, блок 15 управле1529293

15

t п2!> элемент И 19 с соответствующими фупкциональными связями,. Устройство

,значительно сокращает время контроля блоков оперативной памяти, т.к. весь

Изобретение относится к вычисли, .тельной технике и может быть испольэовано в аппаратуре контроля оперативных запоминающих устройств.

1:.елью изобретения является повышение быстродействия устройства.

Па фиг. 1 представлена схема устойства для формирования тестовой поледовательпостп; на фиг. 2 — пример еалпзации счетчиков,.

Устройство (фиг, 1) содержит вход

1 пуска, первый 2 и второй 3 триггеы, первый 4, второй 5, третий 6 и четв"pòûé 7 элементы И, вход 8 син..рснизации, первый 9„ второй 10 и третий 11 мультиплексоры, счетчик 12 адреса,, счетчик 13 циклов, счетчик

14 управления, блок 15 управления, выходы- записи-считывания 16 и конца ,проверки 17, адресные выходы 18, пя-, 30, тый элемент И 19, четвертый мульти- плексор 20, информационные выходы

:21 и выход 22 обращения.

Счетчики 12 — 14 2) могут . быть реализованы на элементе И 23, регистре 24 и сумматоре 25. 35

Устройстьо работает следующим об разом.

Перец началом контроля триггеры

2, 12 — 14 устанавли 1 ваются в нулевое положение (вход вачальной установки на фиг. 1 не пдказан), на входе 1 присутствует логический ноль. При поступлении на вход

1 сигнала пуска разрешается прохождение тактовых импульсов с входа 8 че- 45 реэ элемент И 4 на выход 22 устройства. Э-от сигнал является сигналом обращения к контролируемому блоку памяти.

Блок 15 управления является ком- 50 бйнационпым блоком, выполненным, например, на Ш21. Блок 15 на своих выходах реализует следующие логические уравнения.

У =Х2. Х1+Х2 (Х8 (ХЗОХ6 )+X5 (ХЗО+Х6 ®X8 Х5 55

+Х2. Х1 (X5. X8+X5 (X3®X6) +X8 (ХЗЮХ6)); (1 }

72 = Х1+(ХЗеХ6) + (Х5®Х8) ; (2)

ЪЗ=Х1 Х7 (3) режим контроля состоит из двух режимов: режима записи эталонных сигналов и режима чтения и сравнения.

2, ил °

74 = Х1 + (X5®X8) .(Х3ЯХ6) ; (4)

Y5 = Х1 Х2 Х3 Х7 (5)

Так как в первоначальный момент времени все аргументы равны нулю, то на выходе блока 15 будут установлены следующие потенциалы:

Yi=0 Y2=1 Y3=0 Y4=1 Y5=0.

Нулевое значение 71обеспечивает коммутатор на выход мультиплексора

11 кода из п единиц 11... 1, где и разрядность контролируемого ОЗУ.

Единичное значение У2 разрешает прибавление единицы к счетчику 12 адреса. Нулевое значение УЗ запрещает прибавление единицы к содержимому счетчика 14, Единичное значение У4 обеспечивает выработку признака записи для контролируемого ОЗУ.

Нулевое значение сигнала У5 указывает, что проверка еще не окончилась..

Следовательно, по первому тактовому сигналу устройство вырабатывает сигнал обращения на выходе 22 к контролируемому блоку памяти, вырабатывает нулевой адрес на выходах 18, признак записи на выходе 16 и единичное значение контрольной информации на выходах 21. По второму тактовому импульсу на выходы устройства будет подан первый адрес, признак записи и единичное значение записываемой информации. Так как состояние счетчика

14 не меняется (на входе Ч вЂ” нулевой сигнал), то на выходе мультиплексора 9 присутствует нулевое значение сигнала переноса из старшего разряда. счетчика 12 адреса. После того, как все ячейки контролируемого блока памяти будут расписаны единичным фоном, на выходе мультиплексора 9 появляется сигнал переполнения, который, пройдя через мультиплексор 20, разрешает прибавление "+1" к содержимому счетчика 13 и по первому тактовому импульсу на выходе счетчика 13 устанавливается код 01. При этом Y1=0, Y2=1 Y3=-1, Y4=0 Y5=0

Мультиплексор 11 под действием сигнала 71=0 обе печивает подключение a вход схемы сравнения(на фнг. 1

5 1529293 не показана) сигнала логических единиц, на второй вход поступает считанньпl сигнал из контролируемого блока памяти. Так как У4=0, то на вход блока памяти поступает признак считывания, и сигналом Y4=1 разрешается выдача на выход устройства сигнала на сравнение. Единичный сигнал YÇ обеспечивает снятие сигнала запрета счета на счетчик 14. В результате под действием тактового сигнала счетчик 14 установит их в единичное состояние, после чего в соответствии с уравнением (3) У3 станет равным нулю, так как сигнал Х7 станет равным нулю, из-за того, что счетчик 12 этим тактовым импульсом установится в нулевое состояние. Таким образом, У1, У?, YÇ, У4 и У5 не будут меняться до тех пор, пока счетчик 12 не досчитает до половины его емкости.

Независимо от разрядности счетчика описанный процесс будет продолжаться без изменения до тех пор, пока не будет установлен в единицу предпоследний разряд. При этом на выходе мультиплексора 10 возникает единичный сигнал (X5=1). Это приводит к тому, что У2 становится равным единице, Y2=0, Y3=0, Y4=1. При этом устройство из режима считывания переходит в режим записи, мультиплексор 11 на выход пропускает код 00. счетчика. На выходе блока 15 управления будут установлены следующие значения. Y1=0, Y2=1, YÇ=O, Уч=Р, У5=0.

Работа устройства будет протекать аналогично описанному до тех пор, пока сигнал на выходе мультиплексора

10 не примет единичное значение, а

20 значит, пока устройство не проверит

1/4 всех ячеек контролируемого блока памяти, т.е. пока не установится в единицу (n-1 )-й разряд счетчика 12 адреса. Блок 15 управления на своих

25 выходах установит коды: У1--1, У2=0, УЗ--О, Y4=-1, У5=0.

Следующим тактовым импульсом устройство по адресу (2" +1) произве55

По следующему тактовому импульсу в контролируемый блок памяти по адресу 2." + 1 будет записан код 00, Следующий тактовый импульс установит в единицу триггер 3. При этом на выходах блока 15 управления будут установлены следующие значения: Y1=0, Y2-=1, УЗ=О, У4=0. По следующему тактовому импульсу счетчик 12 изменит свое состояние (триггер 3 сбросится в нуль по счетному входу) и устройство обеспечит считывание и сравнение данных с нулем. Следующий тактовый сигнал установит триггер 3 в единицу и работа устройства будет происходить аналогично описанному.

Работа устройства будет продолжаться, пока не закончится роспись всего контролируемого ОЗУ инверсными кодами. После окончания росписи контролируемого ОЗУ происходит переполнение счетчика:12 адреса, вырабатывается сигнал Х7=1, который, пройдя через элемент И 19 и мультиплексор 20, разрешит прибавление +1 к

50 содержимому счетчика 13. На выходе блока 15 будут установлены следующие коды: Y1=0, Y2=1, Y3=1, Y4=0, Y5=0 Следующим тактовым импульсом на счетчике 13 будет установлен код

10, на счетчике 14 — код 1, При этом на выход мультиплексора 9 будет скоммутирован перенос из (и-1)-го разряда счетчика 12 адреса (и — количество разрядов счетчика), а на выход мультиплексора 1.0 — (n-1 )-й разряд дет запись нуля. После этого еще одним тактовым импульсом триггер 3 уев тановится в единичное значение и тем самым будет обеспечена выработка на выходе блока 15 следующих значений

Y1=1, Y2=0 Y3=0, Y4=0. Таким образом, следующим тактовым импульсом будет считана информация с адреса

+2, а затем в этот же адрес будет занесена информация инверсная записанной, так как сигнал У1 примет единичное значение. Описанньп процесс будет продолжаться до тех пор, пока триггер 2 не установится в еди- ничное значение. Установка триггера

2 произойдет, когда сигнал на выходе мультиплексора 9 Y2=1 и Х5--1, В этом случае по тактовому импульсу триггер

2 переключится в состояние "1" и останется в этом состоянии до конца проверки, так как нулевое значение сигнала на втором входе элемента И 5 с нулевого выхода триггера 2 установит на D-входе нулевой потенциал.

После того, как процесс проверки ОЗУ (с первоначальной росписью единицами) окончится, появится перенос из старшего разряда счетчика 12, который через элемент И 19 поступит на единичный вход мультиплексора 20 и далее на вход разрешения счетчика

1529293

10!

25

35

13, Последний при поступлении очеред ного тактового импульса установится в состояние "1", появится второй перенос из старшего разряда счетчика

12 и на счетчике 13 будет установлеп код 10. При этом устройство перейдет в режим роспись контролируемого ОЗУ фоном нулей 71=0, 72=0, Y3==0, Y4=1, Y5=0 т.е. до переполнения счетчика 12 сигнал переполнения укажет на окончание росписи контролируемога ОЗУ фоном нулей.

Далее процесс будет протекать так же, как описано, с той лишь разницей, что па счетчике 13 будет установлен код )1. Процесс контроля будет.продолжаться, пока на счетчике 14 не установится код из и единиц 1...1 и не появится четвертый перенос из счетчика 12. Единичное значение 75

1 укажет на конец проверки,.по которому снимается сигнал пуска на входе 1. Снятие сигнала пуска происходит так же при обнаружении ошибки (на фиг. 1 не показано).

Формула изобретения

Устройство для формирования тестовой последовательности, содержащее блок управления, триггер, счетчик адреса, выходы младших разрядов которога являются адресными выходами устройства и соединены с информационными входамп второго мультиплексо1 ра, счетчик управления, выходы которого подключены к управляющим входам первого и второго мультиплексоров, третий мультиплексор, о т л и ч а ющ е е с я тем, что, с целью повьш енпя быстродействия, в устройсTBQ ВВр дены элементы И с первого по пятый, счетчик циклов, четвертый мультиплексор, счетный триггер, причем входы первого элемента И являются соответственно входами пуска и синхронизации устройства, выход первого элемента И является выходом начала цикла устройства и соединен с синхровходами счетчика адреса, счетчика управления и счетчика циклов, с синхровхо,дом счетного триггера и с вторым входом третьего элемента И, первый вход которого подключен к четвертому вхо1 ду блока управления и к выходу перцого мультиплексора, информационные входы которого соединены с выходами страших разрядов счетчика адреса, выход переполнения которого подключен к седьмому входу блока управления, инверсному входу второго элемента И, первому входу пятого элемента И и к первому информационному входу четвертого мультиплексора, второй информационный вход, управляющий вход и выход которого соединены соответственно с выходом переполнения счетчика циклов, выходом пятого элемента И и с управляющим входом счетчика циклов, выходы которого подключены к первому и второму входам блока управления третий вход которого соединен с вторым входом пятого элемента И и с выходом четвертого элемента И, входы которого подключены к выходам счетчика управления, управляющий вход которого соединен с третьим выходом блока управления, первый выход которого подключен к управляющему входу третьего мультиплексора, информационные входы первой и второй групп которого являются входами прямых и инверсных эталонных данных устройства, а выходы являются информационными выходами устройства, второй выход блока управления соединен с управляющим выходом счетчика адреса и с четвертым входом третьего элемента И, третий вход которого подключен к выходу второго мультиплексора и к пятому входу блока управления, шестой и восьмой входы которого соединены с прямыми выходами соответственно счетного триггера и триггера, инверсный выход которОго подключен к прямому входу второго элемента И, выход которого соединен с информационным входом триггера, синхровход которого подключен к инверсному выходу третьего элемента И, четвертый и пятый выходы блока управления являются соответственно выходами записи считывания и конпа проверки устройства.

1529293

Составитель О.Исаев

Редактор Е.Копча Техред Л.Олийнык Корректор В.Кабаций

Подписное

Заказ 7748/48

Тираж 558

8HHHIIH Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", г. Ужгород, ул. Гагарина, 101