Устройство для деления

 

Устройство относится к вычислительной технике, предназначено для выполнения операции деления над двоичными числами с фиксированной точкой и может быть использовано как самостоятельно, так и в составе специализированных ЭВМ. Цель изобретения - повышение быстродействия для случаев незначительных приращений аргументов, которая достигается за счет выполнения не N итераций, а только N-(*98M-3) при обработке не самих операндов, а их приращений, сохраняя при этом возможность работы в обычных условиях аналогично прототипу. 1 ил.

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК

А1

„.,Яу,„, <дящ7 (51)5 С 06 Е 7 52

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТНРЬ(ТИЯМ

ПРИ ГННТ СССР

1 (21) 4325377/24-24 (22) 09. 11. 87 (46) 07.02.90, Вюл. Р 5 (7i) Рязанский радиотехнический институт (72) Ю.И.Романов (53) 681.325(088.8) (56) Карцев М.А. Арифметика цифровых маыин. М.: Наука, 1969, с.496-498.

Оранский А.М. Аппаратные методы в цифровой вычислительной технике.

Минск, ВГУ, 1977, с. 178-181.

Изобретение относится к автоматике и вычислительной технике и предназначено для выполнения делительной операции над числами, представленными в двоичной системе счисления с фиксированной точкой.

Цель изобретения — повь<шение быстродействия для случаев незначительных приращений аргументов.

11а чертеже представлена функциональная схема устройства для деления<

Устройство для деления содержит пять сумматоров 1-5, регистр 6 текущего значения делителя, регистр 7 остатка, сдвигающий регистр 8 множителя, регистр 9 частного, регистр

10 текущего значения делимого, три сдвигающих регистра 11- t3, четыре сдвигателя 14-17, два мультиплексора 18 и 19, деюифратор 20 определения нулевого кода, две схемы 21 и 22

2 (54) УСТРOfKTBO ЛАЯ ДЕЛЕНИЯ (57) Устройство относится к вычислительной технике, предназначено для выполнения операции деления над двоичными числами с фиксированной точкой и может быть использовано как самостоятельно, так и в составе специализированных ЭВМ. Цель изобретения — повышение быстродействия для случаев незначительных приращений аргументов, которая достигается за счет выполнения не и итераций, а только и-({H-3) при обработке не самих опе рандов, я их приращений, сохраняя при этом воэможность работы в обычных

:условиях аналогично прототипу. 1 ил. поиска левой единицы, первый триггер 23, два элемента ИСК, 1ЮЧА}ЩЕЕ 1ШИ

24 и 25, два элемента И 26 и 27, второй триггер 28, элемент HJIH 29 и генератор 30 тактовых импульсов.

Устройство функционирует следующим образом.

11редположим, что в некоторый 1-момент времени в регистрах 6 и 10 записаны делитель у и делимое х . Част- 3 Ф ное U и остаток ;, вычисленные устppAcòâoì к )-му моменту времени, хранятся в регистрах 9 и 7. На информаустройства nocTQпают новые значения делителя у;,, и делимого х. <, из которых в сумматорах 1 и 5 образуются ряз«ости (приращения)

-)Ф«Ф 5 ЪФ< Ъ ьо

Эти разности ((х 1 =2 ",! Ь у 1 =2 где р =1,2...n) из суммяторов 1 и 5 передаются для анализа в схемы 21

1541597 и 22 йоиска левой единицы. Смысл анализа состоит н определении номера разряда Р< н кодах разности dх<, у в которых записана единица. Знакираз-5 ностей <1х, b у< через элементы ИСКЛЮЧАЮЦЕЕ ШЫ 24 и 25 соответственно определяют работу сумматоров 2 и 4 в подготовительном такте, определяющем нанальные условия частичных остатков и частичного

8)+ <,o =-И ; Wo (2)

x < =х) n < +Qx

Для этого прецщтущее значение общего множителя W „,, хранящееся в регистре 8, передается со сдвигом на ((< у разрядов вправо через мульти— плексор 18 на вход сумматора 2 и на

Pdx разрядов вправо через мультиплексор 19 на вход сумматора 4 (что соот- 20 нетствует умножению W „ < s(a b x< и

Ьу ) . .Управление сдвигателями 15 и 1б осуществляется схемами 21 и 22 поиска левых единиц соответственно. Кроме того, значения делителя у;, и дели- 25 мого х. < запоминаются н регистрах б

Ф и 10 и <(ередаются через сдвигатели 14 и 17 со сдвигом íà (pb< -. 3) разрядов вправо в сдвигающие регистры 11 и 13, а в сдвигающий регистр 12 загружается 1 в (flyby-3)-й разряд, что соответствует формированию начальных кон

, -((< <>, (<н) стант х..2, у, 2 и

2, где i=((<(у-3) . С приходом +< < Ф< управляющего сигнала Пуск в триггере 28 устанавливается ".1", что открывает элемент И 27 и разрешает прохождение импульсов с генератора 30 на элементы устройства.

Таким образом происходит формиро- 40 вание приращений сумматором 4 к ранее вычисленному (находящемуся в регистре 5) результату U „,, согласно выражению

n-< — (<< <)

П>,«< + — (1< 2 (3) ! (р

Причем знак первого приращения в

j+1-и цикле определяется знаком ) хранимым в триггере 23, значение которого представляет собой закодированную величину q; и мультиплексоры 18 и 19 подключают к входам сумматоров 2 и 4 выходы сдвигающих ре(<+

=О и d у;=О (но всех разрядах нули) значение Б;.< равно уже вычисленному значению U =xd„,, и вычисления не производятся, nри hx; 1 0, d>" =О значение U>+< быстро корректируется по выражению (2) за время подготовитель. ного такта, при bó. ФО производится з только (n-t«+3) итераций для определения П-,< и устройство функционирует аналогично известному устройству, отличаясь от него усеченным итерационным циклом, зависящим от величины

Р у, и начальными условиями

xo=xo «-< +4х<«(<<

У, =У,n-< +ЬУ

g,=-ЬУ W> < i=Pby-3.

Итерационный процесс протекает до выполнения и-1 итераций, что обеспечивает вычисление частного с погрешностью d Ulc 2 " . Для устранения возможного накопления ошибки при многократном определении частного целесообразно иметь удвоенную разрядность регистров 7, сднигающего регистра 11, сумматора 2 и ц определять с учетом (и-1)-го остатка, характеризующего выполнение (j) -го вычисления, т.е.

"o= ",< - < у W o ° (5)

Таким образом, алгоритм работы предлагаемого устройства имеет ни((- (i+ <) («-

+1, если ) 0;

q.=sign f.= -1, если g (О: останов, если ; = О, (,-+<<

; „,-о,с учетом условий (4) и (5) и начальных значений х=х ... У=у;,<, Wj+<=W и выражения (4; = < +q. ° °

„2 -(i+<)

Первоначальные значения U и «< могут вычисляться в предлагаемом устройстве аналогично известному или заноситься извне.

Формула изобретения

Устройство для деления, содержащее регистры частного и остатка, первый и второй сумматоры, первый и нторой сдвигающие регистры, первый элемент

ИСКЛЮЧАЮЦЕЕ HJIH, причем выход регистра остатка соединен с входом первого слагаемого первого сумматора, выход которого соединен с информационным входом регистра остатка, а управляющий-вход — с выходом первого элемента

ИСИПОЧАЮЦЕЕ KIII, выход регистра частного соединен с входом первого сла1541597 6 гаемаго второго сумматора, выход ко- торого соединен с информационным входом регистра частного, о т л и— ч а ю щ е е с я тем, что, с целью повышения быстродействия для незначительных приращений аргументов, в него введены регистр текущего значения делимого, регистр текущего значения делителя, два мультиплексора, третий, четвертый и пятый сумматоры,. четыре сдвигателя, две схемы поиска левой единицы, второй элемент ИСИПЭЧА1ОЦЕЕ ШIИ, два триггера, сдвигающий регистр множителя, третий сдвигающий регистр, два элемента И, элемент KIlf., дешифратор определения нулевого кода и генератор тактовых импульсов, выход которого соединен с первым входом первого элемента И, второй вход которого соединен с управляющими входами первого и второго мультиплексоров и выходом первого триггера, установочный вход которого соединен с входом пуска устройства, а вход сброса - с выходом элемента ШП1, первый вход которого соединен с выходом дешифратора определения нулевого кода, вход которого соединен с выходом первого сумматора и входом второго триггера, инверсный выход которого соединен с первым входом первого элемента ИСИПОЧАЮЦЕЕ ИЛИ, вход второго слагаемого первого сумматора соединен с выходом первого мультиплексора, первый инАормационный вход которого соединен с выходом первого сдвигающега регистра, информационный вход которого соединен с выходом первого сдвигателя, информационный вход которого соединен с входом делителя устройства, информационным входом регистра текущего значения делителя и входом первого слагаемого третьего сумматора, вход второго слагаемого которого соединен с выходом регистра текущего значения делителя, а выход — с вторым входом первого элемента ИС1(1ПОЧА1О! 1ЕЕ ШIИ и входом первой схемы поиска левой единицы, выходы, которой соединены с (i-3)-ми управляющими входами первого и второго сдвигятелей, i-ми управляющими входами третьего сдвигателя (i=1,. ° ., и, где и — разрядность операндов и

10 !

50 информационными входами второго сднигяющега регистра, выход и-гс разряд» которого соединен с вторым входам элемента ЮП1, а управляющий вход— с управляющими входами сднигающега регистра множителя, регистра остатка, первого сдвигающего регистра и выходом второго элемента И, первый вход которого соединен с выходом первого элемента 1! и управляющими входами регистра частного и третьего сднигающего регистра, информационный вход которого соединен с выходом второго сдвигателя, информационный вход которого соединен с входом делимого устройства, информационным входом регистра текущего значения делимого и входом первого слагаемого четвертого сумматора, вход второго слагаемого которого соединен с выходом регистра текущего значения делимого, а выход — с входом второй схемы поиска левой единицы и первым входом второго элемента ИС1ОПОЧА1ОЦЕЕ ИЛИ, второй вход которога соединен с прямым выходом первого триггера, а выход — с управляющими входами второго и пятого сумматоров, вход второго слагаемого второго сумматора соединен с выходом нтараго мультиплексора, первый инАормационный вход которого соединен с выходом третьего сдвигающего регистра, а второй информационный вход — с выходом четвертс гo сдвигателя, информационный вход которого соединен с инАормационным входом третьего сдвигателя и выходом сдвигающего регистра множителя, инАормационный вход которого соединен с выходом пятого сумматора, входы первого и второго слагаемых которого соединены соответственно с выходами сдвигающего регистра множителя и второго сдвигающего регистра, выходы разрядов второй схемы поиска левой единицы соединены с i-ми управляющими входами четвертого сдвигателя, выход третьего сдвигятеля соединен с вторым информационным входом первого мультиплексора, выход регистра текущего значения делителя соединен с входом второго слагаемого третьего сумматора °

1541597

Составитель E.Ìóðçèíà

Редактор А.Коэориэ Техред Л.Олийнык Корректор О.Ципле

Заказ 281 Тираж 559 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, И-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", г. Ужгород, ул. Гагарина, 101