Устройство отладки микропрограммных блоков

 

Изобретение относится к вычислительной технике и может быть использовано в устройствах отладки микропрограмм, проверки работоспособности и диагностики аппаратуры микропрограммируемых устройств (МПУ). Цель изобретения - расширение области применения за счет возможности совместного использования блоков памяти микропрограмм устройства отладки и отлаживаемого микропрограммного блока. Устройство содержит ЭВМ 1, блок 2 сопряжения, регистр 3 адреса, блок 4 управления, мультиплексоры 5,8 и 10, блок 6 памяти трассы, блок 7 памяти преобразования адресов микропрограмм, блок 9 памяти начальных адресов микропрограмм, блок 11 памяти микропрограмм, блок элементов И 12. Преобразование виртуального адреса микроинструкции с использованием механизма динамической загрузки позволяет эмулировать микропрограммы, превышающие объем физической памяти эмулятора. Блок преобразования адреса содержит признак размещения микропрограммы в ОЗУ эмулятора или в ПЗУ МПУ, что позволяет разместить отлаживаемую часть микропрограмм в ОЗУ эмулятора и использовать микропрограммы из из ПЗУ МПУ и тем самым сохранить режим реального времени для микропрограмм, превышающих объем ОЗУ эмулятора. 3 ил.

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН

„„80„„1541617

А1 (51)5 G Оа F 11/28, 9!44

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н ASTOPCKOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ пО изоБРетениям и стнРытиям

11РИ ГННт СССР (21) 4423217/24-24 (22) 10.05.88 (46) 07.02.90. Бип. Р 5 (72) Ю.П.Данилов, Н.Ю.Королев и О.C.Ìîë÷àíîâà (53) б8-1.325(088.8) (5á) Микропроцессоры: системы програм-. мирования н отладки. Под редакцией

В,А.Мясникова, N.: Энергоатомнздат,.

1985, с. 217.

Система автоматизированного проектирования микропроцессорных устройств

МЕТАМИКРО, ИТК AH БССР, Минск, 1985, с. 9, 28-.30.

2 (54) УСТРОЙСТВО ДЛЯ ОТЛАДКИ МИКРОПРОГРАММНЫХ БЛОКОВ (57) Изобретение относится к вычислительной технике и может быть использовано в устройствах отладки микропрогралм, проверки работоспособности и диагностики аппаратуры микропрограммируемых устройств (МПУ). Цель изобретения — расширение области применения эа счет возможности совместного использования блоков памяти микропрограмм устройства отладки и отлажпваемого микропрограммного блока. Устрой1541617 ство содержит ЭВМ 1, блок 2 сопряжения, регистр 3 адреса, блок 4 управления, мультиплексоры 5, 8 и 10, блок

6 памяти трассы, блок 7 памяти преобразования адресов микропрограмм, блок

9 памяти начальных адресов микропрограмм, блок 11 памяти микропрограмм, блок элементов И 12. Преобразование виртуального адреса микроинструкции с 10 использованием механизма динамической загрузки позволяет эмулировать микро-

Изобретение относится к вычислительной технике и может быть использовано в устройствах отладки микро- 20 программ и для проверки работоспособности и диагностики аппаратуры микропроцессорных устройств (ИПУ).

Цель изобретения — расширение области применения за счет возможности 25 совместного использования блоков памяти микропроГрамм устройства, отладки и отлаживаемого микропрorpаммного блока.

ЕЕа фиг. 1 приведена функциональная схема устройства отладки. на фиг. 2— функциональная схеме бчока управления; на фиг„ 3 — функциональная схема блока сопряжения " 8BN.

Устройство для отладки (фиг. 1) содержит ЗВИ 1, блок 2 сопряжения, регистр 3 адреса, блок 4 управления, мультиплексор 5,.блок 6 памяти трассы., блок 7 памяти преобразования адреса,, мультиплексор 8, блок 9 памяти на-40 чальных адресов микропрограмм, мультиплексор 10, блок 11 микропрограммной памяти, блок 12 элементов И, синхро.— вход 13 устройства, входы 14 логических условий устройства, вторые информационйые входы 15 устройства, вторые информационные выходы 16 устройства, выход 17 режима устройства, третьи информационные входы 18 устройства, выход 19 признака останова устрой- 0 ства, первые информационные входы

20 устройства, первые информационные выходы 21 устройства. Позициями 22-48 обозначены входы и выходы блоков устройства.

Блок сопряжения .(фиг. 2) содержит дешифратор 49, элемент EIE 50, элементы И 51-54, регистры 55-57 и блоки элементов И 58 и 59. Блок управления программы, превышающие объем физической памяти эмулятора. Блок преобразования адреса содержит признак размещения микропрограммы в ОЗУ эмулятора или в ПЗУ МПУ, что позволяет разместить отлаживаемую часть микропрограмм в ОЗУ эмулятора, использовать микропрограммы из ПЗУ МПУ и тем самым сохранить режим реального времени для . микропрограмм, превышающих объем ОЗУ эмулятора. 3 ил, I (фиг. 3) содержит шину 60 признаков останова, блок элементов И 61, регистр

62, блоки элементов И 63 и 64, дешифратор 65, элемент И 66, триггер 67, элемент И 68, схема 69 сравнения, блок

70 схем сравнения„ элемент ИЛИ 71, триггер 72, элемент И 73, счетчик 74, элемент И 75, счетчик 76, элементы И

77 и ИЛИ 78.

Устройство работает следующим образом.

Устройство для отладки осуществляет замену ПЗУ микропрограмм отлаживаемого устройства на собственное ОЗУ и управляет синхрогенератором ИПУ. Отлаживаемая микропрограмма (или микропрограмма для отладки аппаратной части МПУ) размещается в блоке 11 памяти.

Загрузку микропрограммы осуществляет

ЭВМ 1 побайтно. Для этого адрес байта подается через блок 2 сопряжения в регистр 3 адреса и далее через мультиплексор 8 на адресные входы блока

11 памяти. Управление мультиплексором

8 обеспечивается сигналом 36, поступающим с блока 4 управления ° По сигналу 27, поступающему с управляющего выхода блока 2, производится запись информации в блок 11. При исполнении микропрограммы адресная информация на блок 11 поступает через группу информационных входов мультиплексора 8, которая подключена к блоку 7 памяти преобразования адреса

Рассмотрим работу блока 7 памяти преобразования микропрограммного адреса. Блок 7 осуществляет преобразование виртуального адреса в физический, так как предполагается иметь физическую память меньшего объема, чем виртуальная память. Виртуальный и физический адреса имеют различный ными.

S 15416 формат. Пусть виртуальный адрес ииеет следующую структуру: адресные разряды с 1"го по К-й обеспечивают адресацию внутри страницы, с К+1-го по Н-йромер виртуальной страницы памяти, 5

Блок 7 памяти преобразования адреса осуществляет преобразование только номера страницы, оставляя разряды с

1-го по К-й без изменения.

Таким образом, физический адрес имеет структуру". адресные разряды с

1-ro по К-й обеспечивают адресацию внутри страницы, с К+1-ro по М-й-номер физической страницы памяти. Преобразование адреса осуществляется подачей на адресные входы ОЗУ номера виртуальной страницы и считывания с выходов ОЗУ номера фи".Hëåñêoé страницы со статусной информацией. СтатусI ная информация содержит следующие данные: первьп» разряд — признак размецения страницы (в ОЗУ либо в ITÇÓt МПУ), второй — запро» обслуживания и останова прог она микропрограммы для всех виртуальных страниц, работа с которыми запрещена, и для страниц, которые не загружены в блок 11 устройства, в разрядах с 3-го по (М-К+3)-й указывается номер физической страницы. При инициализации в блоке 7 все виртуальные страницы указываются незагруженПеред выполнением микропрограммы

35 оператор делае-. начальную разметку памяти, т.е. указывает тип кау»дой виртуальной страницы памяти.Тип страницы определяет, где размещена данная страница: в ОЗУ, ПЗУ, либо запрещена для работы. При размещении страницы в блоке 11 возможны два варианта: страница размещена постоянно (резидентная страница) либо загружается по требованию (нерезидентная страница).

В памяти управляющей ЭВМ хранятся типы виртуальных страниц, их приоритеты для программ»ы-загрузчика. Для записи статусной информации и номера физической страницы в блок 7 памяти преобразования адреса ЭВ 1 устанавливает адрес в регистр 3 адреса, адрес передается на адресные входы блока 7 через мультиплексор 5, управляющий вход торого соединен с выходом 33 блока 3; необходимая информация передается по шине 28 данных блока 2 сопряжения с блоком 1 ЭВМ, сигнал 35 управляет записью в блок 7.

17 6

Блок 4 осуществляет управление

° схемой устройства отладки. Для наладки аппаратной части и программного обеспечения МПУ необходимо обеспечить управление выполнением микропрограммы. В данном устройстве отладки реализованы функции: запуска программы с текущего или заданного адреса, выполнение микропрограммы в непрерывном или пошаговом режиме, останова выполнения по требованию оператора, заданному адресу, количеству выполненных иикрокоманд, по физическим сигналам (логическим условиям), зацикливание определенной части микропрогра»п»ы.Релимы выполнения микропрограммы получаются из комбинации функций устройства.

Управление прогоном (выполнением) микропрограммы основано на управлении синхрогенератором налаживаемого

МПУ (фиг. 3). Выход элемента И 77 разрешает/запрещает работу синхрогенератора. Управление прогоном микропрограммы осуцествляется с помощью управляюцего регистра 62. На входы элемента И 77 поступают сигналы управления: с вь»хода блока 7 ОЗУ преобразования адреса (сигнал 45), с выхода триггера 72, обеспечивающего nomaговый режим работы, с четвертого выхода регистра 62 управления — сигнал разрешения работы от ЭВМ, с выхода элемента И 73, являющийся сигналои прекращения работы от схем останова по условияи (по адресу, количеству выполненных микроинструкций, физическим сигньчаи (логическии условияи)).

Сигнал, поступающий с пятого выхода регистра 62 на первьпл вход элемента 66, управляет разрешением/запрещением пошагового режима работы устройства. Если данньп» сигнал устаt I 11 новлен в состояние логическои 1 то синхросигнал проходит через элемент

66 на вход триггера 72, устанавливает триггер 72 в состояние запрета работы синхрогенератора МПУ (состояние логического "О") и останавливает выполнение микропрограммы. Если данньп» сигнал установлен в состояние логического "О", то элемент 66 запрещает прохождение синхросигнала на вход триггера 72 и пошагового останова при выполнении микропрограммы не происходит.

В данной схеме управления реализованы функции останова выполнения микропрограммы по заданному адресу, количест1541617 ву выполненных ггикроннструкций, по физическим сигналам пользователя.

В начальный момент выполнения микропрограммы состояние схемы налаживаемого M1I7 неопределенно, и могут воз5 никнуть условия останова, которые не позволят начать выполнение микропрограммы. Поэтому для выполнения первого шага необходимо запретить рабо!

О ту схем останова по условиям до появления первого синхросигнала. Это обеспечивает триггер 67 запрета работы схем останова. Сигнал логического

"0" с выхода триггер 67 поступает на ( вход элемента И 73, запрецая прохож( дение сигнала останова по условиям, подключенного к второму входу элемента И 73, Синхросигнал 13 поступает на второй вход триггера 67 и устанавлива-, ет триггер 67 в состояние логической

"1", разрешая работу схем астапова по

1 условиям. Функция останова по заданному адресу обеспечивается схемой 69 сравнения, первая группа входов кото- 15 рого подключена к регистру 62, где указан адрес останова, а вторая группа входов подключена к шине 15, на которую поступает микропрограммный адрес.

Сигнал разрешения/запрещения останова 30 прогона но схеме сравнения поступает на первьп» вход элемента 75. Если данньщ сигнал установлен в логическую

"1", то элемент И 75 пропускает сигна,. останова со схемы 69 сравнения, в про35 тивном случае запрецает прохождение.

Функция останова по количеству выполненных микроинструкций обеспечивается счетчиком 74, на вычитаюций вход которого подан синхросигнал с разрабатываемого ИПУ. Информационные входы счетчика 74 подключены к регистру 62 и обеспечивают установ начального состояния счетчика.

Блок 70 схем сравнения обеспечггвает45 останов выполнения никропрограммы по заданным уровням сигналов. Первая и вторая группы информационных входов схем сравнения блока 70 соединены с регистром 62, обеспечивая фиксацию уровней срабатывания и сигналов разрешения срабатывания (маска). Третья группа входов подключена непосредственно к входам 14 физических сигналов (логических условий), Выходы схемы 69 сравнения, счетчи- ка 74 количества выполненньгх микроинструкций и блока 70 подключены к входам элемента ИЛИ 78, вьгход которого соединен с вторым входом элемента И

73..Выход элемента И 73 соединен с одним из входов элемента И 77, осуцествляюцего управление синхрогенератором рарабатьпзаемого ИПУ. Периодическим опросом блоков 61 и 63 устройства управляюцая 3ВМ определяет момент и причину останова выполнения микропрограммы. 3ВМ подтверждает останов прогона переключением уровня сигнала 79.

Блок 61 служит для передачи по шине 28 данных инфор>мации из устройства в управляющую ЭВИ. Блок 64 обеспечивает считывание микропрограммного адреса в блок ЭВИ. Дешифратор 65 яв— ляется распределителем стробируюцих импульсов записи и чтения. На информационные входы 29 депифратора 65 поступает адрес и з блока 2 сопряжения с блоком 1 ЭВМ, а на управляюций вход дешифратора 65 поступает сигнал записи или чтения из блока 2. Дешифратор 65 вырабатывает сигналы: 33 записи в регистр 3 адреса, 35 — записи в блок ? памяти преобразования адреса, 38 — записи в блок 9 паияти начальных адресов, 39 — чтения из блока 6 ОЗУ трассы.

Выходы 34, 36 и 37 регистра 62 управления служат для переключения мультиплексоров 5, 8 и 10, обеспечивающих передачу адресов для блока 7 памяти .преобразования адреса, блока памяти микропрограмм и блока 9 памяти начальных адресов микропро— грамм.

Счетчик 76 вырабатывает адрес для управления блоком 6 памяти трассы.На счетньпг вход счетчика через элемент

ИЛИ 71 подан синхросигнал, увеличивающий адрес на единицу при выполнении каждой микроинструкцпи. Сигнал чтения блока 6 памяти пбступает на вычитающий вход счетчика 76, уменьшая адрес после каждого считывания данных. С выхода дешифратора 65 вырабатываются сигналы для восстановления содержимого счетчика 76 после считывания ОЗУ трассы.

Режимы работы устройства (непрерывный или поцаговьпг, с прогоном с текущего или заданного адреса, с остановом по адресу гггш через определенное число шагов, с возможностью продолжения прогона или зацикливания части микропрограмггы после останова) определяются различньппг комбинациями способов запуска и останова исполнения

9 1541617 10 микропрограмиы. Рассмотрим работу уст- временно сигнал 45 через блок 2 сопряройства при различных способах запус- жения поступает в ЭВМ 1 и устанавлика и останова исполнения иикропрограм- вает запрос 26 на прерывание обработки останова. Программа обработки преПри запуске микропрограммы с теку- рывания указывает оператору на обращего микропрограммного адреса управ- щение к запрещенной странице памяти. ляющая программа устанавливает соот- Если в ходе выполнения иикропроветствуюций разряд управляющего реги- граммы возникает обращение к неэастра 62 и сигнал 79 поступает на 0 груженной странице, то с выхода блока

У 10 входы элемента И 77.Если остальные 7 сигнал 45 останова прогона микропровходы элемента И 77 находятся в состоя. граммы поступает на элеиент И 77, нии логической "1" (т.е. страница с сигнал с выхода которого запрещает текущим микропрограммным адресом за- работу синхронизатора отлаживаемого гружена в блок 11., не заданы пошаго- 1 МПУ. Одновременно сигнал 45 через блок вый режим исполнения иикроинструкций 2 сопряжения поступает в ЗВИ и устаостано по условиям), то сигнал с навливает запрос на прерь1вание обравыхода элемента И 77, поступающий на ботки останова. Программа обработки входы управления синхрогенератора от- прерывания снимает сигнал 79, запрелаживаемого ИПУ, разрешает его работу. 20 щая дальнейшее выполнение микропроПроцессор ИПУ начинает исполнять мик- граммы, проверяет причину останова, роинструкции. Старшие разряды микро- определяет какая из физических страпрограммного адреса {с К+1-го по Н-й), ниц в данный момент не загружена или определяющие номер виртуальной страни- если такой нет, то среды загруженных цы, через мультиплексор 5 поступают 25 нерезидентных страниц памяти опредена адресные входы блока 7 памяти пре- ляется наименее используемая страниобразования адреса. С выходов блока ца, вычисляется ее физический адрес

7 считывается номер соответствующей и загрузка проводится на место наимефизической страницы и через мульти- нее используемой страницы. Програиплексор 8 вместе с иладшиии разряда- 30 ма обработки прерывания осуществлями (с 1-го по К-й) микропрограммного, ет загрузку микропрограммы побайтно. адреса, обеспечивающими адресацию Адрес байта подается через блок 2 внутри страницы, подаются на адресные . сопряжения с ÝÂÌ в регистр 3 адреса входы блока 11. Если страница, к ко- и записывается в нем по сигналу 33, торой идет обращение, загружена в - поступающему с распределителя строблок 11 то с блока 7 на входы элемен- бирующих импульсов записи дешифр о

35 ф ат

Э тов 4 блока 12 поступает сигнал 44, ра 65. Далее этот адрес поступает на разрешающий прохождение микроинструк- адресные входы блока 11 через мультиции на исполнение в отлаживаемое МПУ. плексор 8 адреса при наличии на упЕсли в ходе выполнения иикропро- равляющеи входе 36 мультиплексора сигграммы возникает обращение к страни- нала с выхоца управляющего регистра це, р е размещенной в ПЗУ и МПУ то по

Ъ

62, в котором программой обработки сигналу 44 с выхода блока 7, посту- прерывания устанавливается соответстпающему на входы блока 12, выходы бло- вующий разряд. Запись байта микрока 12 переводятся в высокоимпедансное 45 конструкции, поступающего по двунасостояние, т.е. запрещается прохожде- правленной шине 28 данных блока 2 ние микроинструкции из блока 11 в сопряжения с ЗВМ на входы данных блоотлаживаемое МПУ, а в отлаживаемое ка 11., проводится по сигналу записи, МПУ поступает сигнал 17 разрешения поступающему с управляющего выхода работы ПЗУ, и процессор отлаживаемого 50 блока 2 сопряжения.

МПУ исполняет микроинструкции, раз- Далее программа обработки прерывамещенные в ПЗУ отлаживаемого МПУ. ния производит коррекцию статуса страЕсли в ходе выполнения иикропро- ниц в блоке 7 памяти преобразования граммы возникает обращение к запрещен- адреса: удаленная страница отмечается ной странице, то с выхода блока 7. сиг. — незагруженной, а для вновь загружен55

Ко .нал 45 останова прогона микропрограммы HoEI указывается физическии адрес. ор.поступает на элеиент И 77, сигнал с рекция статуса страниц осуществляетвыхода которого запрещает работу син-, ся по сигналу 35 записи в блок 7, похронизатора отлаживаемого МПУ. Одно- ступающему с дешифратора 65. Запись

11 15416 нового статуса соответствуюцей страницы, поступаюцего по шине 28 данных блока 2 сопряжения с ЭВМ на входы данных блока 7, производится по адресу, установленному в регистре 3 адреса и переданному через мультиплексор 5 на адресные входы блока 7.

После этого программа обработки прерывания устанавливает соответст- 10 вующий разряд в регистре 62 и с помощью сигнала 34 переключает мультиплексор 5, при этом на адресные входы блока 7 вновь поступает адрес новой страницы. Поскольку соответствующий бит в статусе этой страницы сброшен, то сигнал 45 снимается. Установ сигнала

79 приводит к включению синхрогенератора и продолжению выполнения микропрограммы. 20

Работа устройства при запуске микропрограммы с заданного адреса происходит аналогично работе при запуске с текущего адреса за исключением того, что предварительно выполняется инст- 25 рукция безусловного перехода, запи— санная в блоке 11. Управляюцая программа записЫвает в микроинструкцию безусловного перехода заданный стартовьп1 адрес, устанавливает в регистре 30

3 адрес микроинструкции безусловс ого перехода, переключает мультиплексор 8 на передачу адреса из регистра 3 на адресные входы блока 11., затем пзревс:дит эмулятор в пошаговый режим работ. ...

Эл и выполняет одну микроинстр..с кцию.

Дальнейшее выполнение микропрограммы происходит как при запуске с текуцего адреса.

При пошаговом режиме работы устройства управляющая программа устанавливает в регистре 62 соответствуюций бит, и по фронту сигнала 79 " выхода регистра 62 устанавливается триггер

72. Сигнал 79 и сигнал разрешения с 45 выхода триггера 72 поступают на входы элемента И 77, разрешая работу синхрогенератора ИПУ.

С генератора МПУ синхросигнал 13 поступает на вход элемента И 66. Сиг нал, поступающий с выхода регистра

62 на первый вход элемента И 66 и уп-. равляюций разрешением-запрецением пошагового режима работы эмулятора, устанавливается управляющей программой в состояние логической "1", и элемент И 66 пропускает синхросигнал

13 на axoq триггера 72, устанавливая триггер 72 в состояние запрега рабо17 )2 ты синхрогенератора МПУ. Сигнал с выхода триггера 72 поступает на вход элемента И 77 и останавливает выполс. нение микропрограммы. Если пошаговый режим не задан, т.е. сигнал с пятого выхода регистра 62 запрещает прохождение синхросигнала на вход триггера

72 через элемент И бб, пошагового останова при выполнении микропрограммы не происходит.

В данной схеме управления реализованы функции останова выполнения микропрограммы по заданному адресу, количеству выполненных микроинструкций, по физическим сигналам с отлаживаемого MIIy.

Для выполнения первого шага запрещается работа схем осталова по условиям до появления первого синхросигнала. Сигнал 79 ра",сешения выполнения микропрограммы фронтом устанавливает триггер 67 в ссстояпие запрета рабо.ы схем останова. Сигнал с выхода триггера 67 поступает на вход элемента И

73, запрецая прохождение сигнала останова по условиям подключенного к второму входу элемента И 73. Синхросигнал 13 поступает на второй вход триггера 67 и устанавливает его в состояние логической единицы, разрешая элементу И 73 пропускать сигнал останова по условиям с выхода элемента

ИЛИ 78 на вход элемента И 77.

Если задан останов по заданному адресу, то в регистр 62 перед началом исполнения микропрограммы записывается заданный адрес останова и устанавливается разряд, сигнал с выхода которогo разрешает прохождение сигнала с выхода схемы 69 сравнения через элемент И 75. Если в процессе исполнения микропрограммы установлено, что адрес останова, заданньп в реги— стре 63, совпал с микропрограммным адресом, поступаюцим по шине 15 из отлаживаемого МПУ, то сигнал с выхода компаратора 69 через открытые элементы И 75, ИЛИ 78 и И 73 поступает на вход элемента И 77, сигнал .с выхода которого отключает синхрогенератор

МПУ.

Если задан останов по количеству выполненных микроинструкций, то в счетчик 74 перец началом исполнения микропрограммы через регистр 62 записывается заданное число микроинструкций. В процессе исполнения микропрограммы по каждому тактовому сигна13 1541617 лу 13, поступающему с отлаживаемого формационными выходами устройства

МПУ на вычитающий вход счетчика 74, отладки, отличающееся тем, из заданного числа вычитается едини- что, с целью расширения области прица. Когда содержимое счетчика уста5 менения за счет возможности совместновится равным нулю, то сигнал с вы- ного использования блоков памяти микхода счетчика 74 через открытые эле- ропрограмм устройства отладки и отменты ИЛИ 78 и И 73 поступает на вход лаживаемого микропрограммного блока, элемента И 77, сигнал с выхода кото- устройство отладки дополнительно сорого отключает синхрогенератор ИПУ. 1ð держит третий мультиплексор, блок паЕсли задан останов по физическому мяти преобразования адреса, дешифрасигналу, то перед началом исполнения тор, регистр и с первого по четвертый микропрограммы в регистр 62 эаписы- . блоки элементов И, первый и второй вается логический уровень сигнала, пс элементы ИЛИ,- с первого по пятый элекоторому должен произойти останов, 1 менты И, первый и второй триггеры, и устанавливается разряд, сигнал .с первый и второй счетчики, схему сраввыхода которого разрешает работу од- кения, блок схем сравнения, .причем ной из схем сравнения блока 70. Если выходы элементов И первого блока соев процессе исполнения микропрограммы., динены с вторыми информационными выблоком 70 установлено, что логический 20 ходами устройства отладки, вторые инуровень сигнала, заданный в регистре формационные входы которого соедине62, совпадает с уровнем физического ны с информационными входами блока пасигнала 14, поступающего из отлаживае- мяти трассы, с первыми входами элеменмого МПУ, то сигнал с выходов блока тов И второго блока, с первыми входа70 через открытые элементы ИЛИ 78 и 25 ми схемы сравнения и первыми информаИ 73 поступает на вход элемента И 77, ционными входами третьего мультиплексигнал с выхода которого отключает сора, выходы которого соединены с ад— синхрогенератор МПУ. ресными входами блока памяти преобразований адреса, выходы которого соеФ о р м у л а и з о б р е т е н и я 30 динены с первыми информационными входами второго мультиплексора, выходы

Устройство для отладки микропрограм- которого соединены с адресными входамных блоков, содержащее блок сопряже- ми блока памяти микропрограмм, выходы ния, регистр адреса, первый и второй которого соединены с первыми входами мультиплексоры блок памяти микропро- элементов И первого блока, вторые

Э, 3.5 грамм блок и а мяти начальных адресов, . вх оцы которых со едине ны с вторым выЭ блок памяти трассы, причем адресные .. ходом блока памяти преобразовании адвходы устройства для подключения к ад- реса, третий выход которого соединен ресным выходам отлаживающей электрон- с выходом Режима устройства отладки, ной вычислительной машины, информаци- 40 третьи информационные входы которого онные входы-выходы устройства для под- соединены с первыми входами элементов ключения к шине данных отла>а вающей И третьего блока, выходы элементов И электронной вычислительной машины, второго, третьего и четвертого блоков выход признака ввода, выход признака объединены и соединены с ипформационвывода и вход прерывания устройства 4g ными входами. регистра, с информациондля подключения к шине управления от- ными входами блока памяти начальных лаживающей электронной вычислительной адресов, с выхода я блока памяти трасмашины соединены соответственно с ин- сы, с информационньпш входами блока формационными входами, первыми ин- памяти микропрограмм, с информационформационными входами-выходами, пер- jp ными входами регистра адреса, с инфорвым и вторым управляющими входами B мационными входами блока памяти препервым управляющим выходом блока со- образовашп адреса и с вторыми входапряжения, первые информационные вхо- ми-выходами блока сопряжения, второп ды устройства отладки соединены с пер- и третий управляющие выходы которого выми информационными входами первого gs соединены соответственно с входом упмультиплексора, выходы которого сое- равления записью блока микропрограм динены с адресными входами блока мной памяти и со стробирующим входом памяти начальных адресов, выходы дешифратора, информационные входы кокоторого соединены с первыми ин- торого соединены с информационными

15 15416 выходами блока сопряжения, четвертыйуправляющий выход которого соединен с первыми входами элементов И четвертого и вторыми входами элементов И третьего блоков, а первый выход дешиф5 ратора соединен с вычитающим входом первого счетчика и с входом управления чтением блока памяти трассы, адресные входы которого соединены с выходами первого счетчика, суммирующий вход которого соединен с выходом первого элемента ИЛИ, первый вход которого соединен с первыми входами первого и второго элементов И, с входом управления записью блока памяти трас11 tt сы, с входом установки в 1 первого триггера и с синхровходом устройства отладки, входы логических условий кот орого соединены с первыми информа ци- рц о иными входами схем сравнений блока, вторые информационные входы и входы ра эр ешения схем ср ав не ний блока со единены соответственно с выходами и ервой и второй групп регистра, выходы третьей группы. которого соединены с вторыми информационными входами схемы сравнения, выход которой соединен с первым входом третьего эл емента И, второй вход которого соединен с и ервым выходом регистра, с вт ор ог о по седьмой выходы д ешифратора соединены соответственно с входами упр авл ения записью регистра адрес а, блока памяти преобразований адреса и бл ок а паин ти

35 начальных адресов, с вторьм входом . первого элемента ИЛИ, с сиихровходом второго счетчика и с входом записи регистра, восьмой выход дешифратора соединен с вторыми входами элементов

И второго блока, выходы четвертой группы регистра соединены с информационными входами второго счетчика, 1

17 16 с втор01 о по шестой выходы регистра соединены с входами управления первого, второго и третьего мультиплексоров и с вторыми входами первого и второго элементов И, седьмой выход регистра соединен с первым входом четвертого элемента И и с синхровходами первого и второго регистров, информационные входы которых соединены соответственно с шинами логических нуля и единицы устройства отладки, выход признака останова которого соединен с выходом четвертого элемента И, второй и третий входы которого соединены соответственно с выходом второго триггера и инверсным выходом пятого элемента И, первый и второй входы которого соединены соответственно с выходами первого триггера и второго элемента ИЛИ, первый и второй входы которого соединены соответственно с выходом равенства нулю второго счетчика и выходои третьего элемента И, остальные входы третьего элемента ИЛИ соединены с выходами схем сравнения блока, выход равенства нулю счетчика, выходы третьего и четвертого элементов

И и выходы схем сравнения блока объединены и соединены с вторыии входами элементов И четвертого б>ока, выход второго элемента И соедппен с вычитающим входом второго счетчика, четверт и выход блока памяти преобразований адреса соединен с четвертым входом четвертого элеиента И и с третьим управляющим входои блока сопряжения, выходы регистра адреса соединены с вторыми информационными входаии первого, второго и третьего мультиплексоров, выход первого элемента И сое- динен с входои установки второго триггера.

154161 7

Составитель Л.Лфанасьев

Редактор Л.Козориэ Техред М.Дидык Корректор О. Ципле

Заказ 282 " ираж 569 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", г. Ужгород, ул, Гагарина, 101