Устройство доступа к общей памяти

 

Изобретение относится к цифровой вычислительной технике и предназначено для использования в мультипроцессорных и многомикромашинных системах обработки данных и управления технологическими процессами и оборудованием. Цель изобретения - повышение эффективности использования общей памяти за счет реализации приоритетного к ней обращения. Устройство содержит тактовый генератор 1, группу блоков доступа, содержащих группу элементов ИЛИ 2, группу дешифраторов 3, три первых группы входных шинных формирователей 4, 5 и 6, группу выходных шинных формирователей 7, первую и вторую группы элементов И 8 и 9, группу блоков блокировки тактовых импульсов, содержащих третью и четвертую группы элементов И 10 и 11 и группу триггеров 12, блок арбитра, содержащий мультиплексор 13, приоритетный шифратор 14 и дешифратор запросов 15, блок общей памяти 16. 1 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (51) 5 0 06 Г 12/00

f8

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР (21 ) 43 201 4 7/24-24 (22) 21.10.87 (46) 15.02.90. Бюл. l> б (71) Московский институт электронного машиностроения (72) Д.В.Горшков, Г.В.Зеленко, Ю.В.Озеров и В.В.Панов (53) 681.325 (088.8) (56) Yue W.I °, Halvenson R,Р, Nakihg

the most of muitiprocessing for microcomputers. Comput. Dec... 1982, 21, Ф 2, 101-106.

Авторское свицетельс во СССР

У 1160424, кл. G 06 Р 12/00, 1984 (прототип) ..SU, 50 А1

2 (54) УСТРОЙСТВО ДОСТУПА К ОБЩЕЙ ПАМЯТИИ (57) Изобретение относится к цифровой вычислительной технике и предназначено для использования в мультипроцесорных и многомикромашинных,. системах обработки данных и управления технологическими процессами и оборудованием.

Пель изобретения — повышение эффективности использования общей памяти за счет реализации приоритетного к ней обращения. Устройство содержит тактовый генератор 1, группу блоков доступа, содержащих группу элементов

KIH 2, группу дешифраторов 3, три

15434 первых группы входных шинных формирователей 4, 5 и 6, группу выходных шинных формирователей 7„ первую и вторую группы элементов И 8 и 9, группу блоков блокировки тактовых импульсов, содержащих третью и четвер10 4 тую группы элементов И 10 и 11 и группу триггеров 12, блок арбитра, содержащий мультиплексор 13,приоритетный шифратор 14 и дешифратор за-. просов 15, блок общей памяти 16.

1 ил, При появлении сигнала .запроса доступа к общей памяти íà i-м информационном входе приоритетного шифратора 14 на его выходе формируется код, соответствующий номеру i-го информационного входа и поступающий на вход адреса мультиплексора 13, и информационный вход.дешийратора 15. Одновременно на инверсном выходе переноса приоритетного шифратора 14 формируется сигнал, поступающий на входы управления дешифратора 15 и мультиплексора 13. В результате этого сигнал запроса доступа к общей памяти с i ãî информационного входа мультиплексора

l3 проходит на его выход и поступает на вход синхронизации приоритетного шифратора 14. Это вызывает фиксацию состояния приоритетного шифратора 14, которое остается неизменным независимо от изменения сигналов иа его информационных входах в течение всего времени действия сигнала на входе синхронизации. Код, формируемый на выходе приоритетного шифратора, одновременно с сигналом на входе управления дешифратора 15 вызывает появление сигнала разрешения доступа к общей памяти на его з.-м выходе.

Изобретение относится к цифровой вычислительной технике и предназначе- но для использования в мультипроцесор-, ных и многомикромашинных системах об- 15 работки данных и управления технологическими процессами и оборудованием.

Бель изобретения — повышение эффективности использования общей памя-, ти за счет реализации приоритетного 20 к ней обращения.

На чертеже представлена блок-схема связи устройства с общей памятью.

Устройство содержит тактовый генератор 1, группу блоков доступа,сос- 25 тоящий из группы элементов ИЛИ 2, группы дешнфраторов 3, трех групп . входных шинных формирователей 4-6, группы выходных шинных формирователей 7 и двух групп элементов И 8 и 9, 30 группу блоков блокировки тактовых импульсов, образованных третьей и четвертой группами элементов И 30 и 11 и группой 9-триггеров 12, блок арбитра, выполненный на мультиплексоре 13, 35 приоритетном шифраторе 14 и дешийраторе 15 запросов. На чертеже, кроме того, показан блок 16 общей памяти, а также группа выходов II7 тактовых импульсов группа вход(цз 18 чтения 40 устройства, группа адресных входов 1 9 устройства, группа входов 20 записи устройства, группа 21 информационных выходов устройства и группа 22 информационных входов устройства. 45

Устройство работает следующим образом.

Генератор 1 формирует последовательность импульсов, поступаюших на группу выходов 17 тактовых импульсов . 50 устройства и служащих для тактирова" ния подключенных к устройству микропроцессоров или микроЭБМ.

В процессе функционирования i-й микропроцессор или микРоЭВИ обраща55 ется к блоку 16 общей памяти для чтения или записи данных. При этом на

i адресном входе 19 устройства устанавливается адрес выбираемой ячейки общей памяти, поступающей на информационный вход дешифратора 3 i-ro блока доступа. Поступление сигнала от

i-го микропроцессора или микроЭВИ на один из i-х входов чтения 18..или записи 20 устройства вызывает появление сигнала на выходе элемента ИЛИ 2 и входе управления дешифратора 3 i-го блока доступа. В результате на выходе дешифратора 3 i-ro блока доступа формируется сигнал запроса доступа к общей памяти, поступающий на информационный вход Э-триггера 12 i-го блока блокировки тактовых импульсов и на

i-e информационные входы мультиплексора 13 и приоритетного шифратора 14 блока арбитра °

5 15434

Если к блоку общей памяти 16 одновременно обращаются несколько микропроцессоров или микроЭВМ, то сигналы запроса доступа к общей памяти уста5 навливаются одновременно на нескольких информационных входах мультиплексора 13 и приоритетного шифратора 14.

В этом случае описанные выше действия повторяются с учетом, того, что 10 на выходе приоритетного шифратора 14 формируется код, соответствующий номеру информационного входа с наивысшим приоритетом, на котором поддерживается сигнал запроса доступа к общей 15 памяти. При этом сигнал разрешения доступа к общей памяти формируется только на одном из выходов дешифратора 15, соответствующем коду на выходе приоритетного шифратора 14. 20

Наличие сигнала запроса доступа к общей памяти на информационном входе

D-триггера 12 j -го блока блокировки тактовых импульсов вызывает его установку по спаду сигнала на выходе так- 25 тового генератора 1. В результате сигнал с инверсного выхода D-триггера

12 j-го блока блокировки тактовых импульсов блокирует. дальнейшее прохождение сигналов íà j -й выход тактовых 30 импульсов 17 устройства при условии, что доступ к общей памяти разрешен

j-му блоку доступа. При этом работа

j-го микропроцессора или микроЭВМ блокируется с сохранением состояния всех его выходных сигналов.

Формирование сигнала разрешения доступа к общей памяти на i-м выходе дешифратора 15, поступающего на вход управления входного шинного.формиро- 40 вателя 4 i-го блока доступа, .вызывает прохождение сигналов с i-го адрес, ного входа 19 устройства на адресный вход блока 16 общей памяти. Одновременно в зависимости от наличия или 45 отсутствия сигнала на i-м входе записи устройства формируется соответствующий сигнал на выходе входного шинного формирователя 5 i-го блока доступа, поступающий на вход записи- 50 чтения блока 16 общей памяти. Сигнал разрешения доступа к общей памяти с

i-го выхода дешифратора 15 поступает также на вторые входы 8 и 9 элементов .И i-ãî блока доступа и в зависимости от наличия сигнала íà i-х входах чтения 18 или записи 20 устройства обеспечивает соответственно прохождение сигналов с информационного

10 6 входа-выхода блока 16 общей памяти через выходной шинный формирователь

7 i-ro блока доступа íà i-й информационный выход 21 устройства ипи в обратном направлении с i-го информационного входа 22 устройства через входной шинный формирователь 6 i-го блока доступа на информационный входвыход блока общей памяти 16.

При снятии сигнала разрешения доступа к общей памяти на i-м выходе дешифратора 15 и отсутствии сигнала, поступающего с выхода тактового генератора 1 на инверсный вход элемента

И j-ro блока блокировки тактовых им-. пульсов, на выходе последнего формируется сигнал, возвращающий по входу сброса D-триггер j-го блока блокировки тактовых импульсов в исходное состояние. В результате этого возобновляется прохождение сигналов с выхода тактового генератора 1 через элемент

И 11 j-го блока блокировки тактовых импульсов на j-й выход тактовых им-. пульсов 17 устройства, благодаря чему обеспечивается обмен j-го микропроцессора или микроЭВМ с общей памятью, 1

В случае обращения к общей памяти единственного микропроцессора или микроЭВМ блокирования тактовых импульсов вообще не происходит и непроизводительные простои микропроцессора или микроЭВМ отсутствуют.

Ф о р м у л а и з о б р е т е н и я

Устройство доступа к общей памяти, содержащее тактовый генератор, группу дешийраторов, две группы элементов И, группу выходных шинных формирователей и три группы входных шинных формирователей, причем информационные выходы группы устройства соединены с выходами выходных шинных формирователей группы, входы управления которых соединены с выходами элементов И первой группы, адресные вхо- ды группы устройства соединены с информационными входами дешифраторов группы и входами шинных формирователей первой группы, входы чтения группы устройства соединены с первыми входами элементов И первой группы, группа входов записи устройства соединена с первыми входами элементов И второй группы и входами входных шин1 543410

Составитель А,Иванов

Редактор Л.Пчолинская Texp åä Л.Сердюкова Корректор H.Ðåâñêàÿ

Заказ 401 Тираж 559 Подписное

ВНИКНИ Государственного комитета по изобретениям и открьггиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат ™Патент", r Ужгород, ул. Гагарина,101 ных формирователей второй группы, информационные входы группы записываемых данных устройства соединены с входами входных шинных формирователей третьей группы, выходы которой соединены с входами выходных шинных формирователей группы и являются группой информационных входов-выходов устройства, адресные выходы группы устройства соединены с выходами входных шинных Формирователей первой группы, выходы записи-чтения группы устройства соединены с выходами входных шинных формировате.пей второй с группы, отличающееся тем, что, с целью повышения эффективнос.ти использования общей памяти за

1 счет реализации приоритетного обращения к общей памяти, в него введены грунпа элементов ИЛИ, группа блоков блокировки тактовых импульсов, содержащие третью и четвертую группы элементов И и группу триггеров, блок арбитра, содержащий мультиплексор,приоритетный шифратор и дешифратор запросов причем выход тактового генератора соединен с инверсным входом элемента И третьей группы, с первым входом элемента И четвертой группы и входом стробирования триггера группы каждого блока блокировки тактового импульса, выходы элементов И четвертой группь соединены с выходами тактовьж импульсов группы устройства, первые входь элементов ИЛИ группы соединены с входами записи группы устройства, а вторые входы — с входами чтения группы устройства, выход элементов ИЛИ группы соединен с входом управления дешифратора группы, выход которого соединен с входом данных триггера группы, инверсный выход которого соединен с вторым входом элемента И четвертой группы, а вход установки в "0" — с выходом элемента

И третьей группы, прямой вход которого соединен с соответствующим разрядом дешыЬратора запроса, вторыми входами элементов И первой и второй групп, входами управления входных шинных формирователей первой и второй групп, выходы дешифраторов группы соединены с соответствующими разрядами информационных входов мультиплексора и приоритетного шифратора, вход синхронизации которого соединен с выходом мультиплексора, вход адреса которого соединен с выходом приоритетного шифратора и информационным входом дешифратора запросов, вход управ30 ления которого соединен с инверсным выходом переполнения приоритетного шифратора и управляющим .входом мультиплексора.