Устройство для сопряжения процессора с внешней памятью

 

Изобретение относится к вычислительной технике, в частности к устройствам для сопряжения быстродействующих процессоров с памятью. Целью изобретения является повышение быстродействия. Устройство содержит узел памяти данных, узел памяти индексов, шинный формирователь данных, шинный формирователь адреса, узел сравнения, дешифратор, триггер, девять элементов И, пять элементов ИЛИ. 1 ил.

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСГ1УБЛИН (193 (11) 1 А1 (51)5 0 06 F 13/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н А ВТОРСМОМУ СВИДЕТЕЛЬСТВУ

Запись выполняется при установленном входе записи и входе разрешения на внешней памяти 2, данные формируются во внешней памяти 2 процессором 1.

Для повышения скорости работы уст- (,„ ройство содержит узел памяти в виде а кэш — памяти (сверхоперативной памяти), время доступа к которой в несколько раз меньше, чем к внешней памяти 2.

Кэш-память содержит узел 3 памяти данных и узел 4 памяти индексов.

После включения питания в узлах памяти отсутствует информация, Выборка команд и данных процессором 1 происходит иэ памяти 2, параллельно с этим происходит запись этих команд и данных в узел 3 памяти данных, а адрес, установленный процессором 1, записывается в узел 4 памяти индексов, При повторном обращении по этому адре-,330 су программы выборка данных происходит не из памяти 2, а иэ узла 3 памяти данных. Наличие или отсутствие необходимой информации в узле памяти определяется в узле 5 сравнения по совпадению информации на адресном выходе

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТНЯТИЯМ

ПРИ ГКНТ СССР! (2! ) 4466831/24-24 (22) 23.06.88 (46) 07.03 ° 90. Бюл. Ф 9 (71) Всесоюзный научно-исследовательский институт электромеханики (72) С.Г,Боровиченко, И.П.Ермакова и B.Н.Степанов (53) 68!.325 (088.8) (56) Авторское свицетельство СССР !

Ф 717771, кл, О 06 F 12/00, 1980, Авторское свидетельство СССР (- !312584, кл. G 06 F 12/00, 1987, Изобретение относится к вычисли-тельной технике, в частности к устрой.—. ствам сопряжения быстродействующих о процессоров с памятью.

Цель изобретения — повышение быстродействия устройства, .

На чертеже представлена блок-схема устройства, Устройство содержит процессор 1, внешнюю память 2, узел 3 памяти данных, узел 4 памяти индексов, узел 5 сравнеьия, дешифратор 6, триггер 7, шинные формирователи данных 8 и адреса 9, элементы И 10-18 и HJIH 19-23.

Обработка информации производится процессором 1. При работе процессора

1 на его выходах формируется сигнал чтения или записи, на адресном выходе устанавливается адрес команды или данных. Во время связи с внешней памятью 2 процессор передает адрес на адресный вход памяти 2 и на дешифратор 6, Чтение из памяти 2 выполня„Ется при наличии сигнала на входе чтения с дешифратора 6, данные устанавливаются на шину данных процессора 1, 2 (54) УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ ПРОЦЕССОРА С ВНЕШНЕЙ ПАМЯТЬЮ (57) Изобретение относится к вычислительной технике, в частности, к устройствам для сопряжения быстродействующих процессоров с памятью. Целью изобретения является повышение быстродействия. Устройство содержит узел памяти данных, узел памяти индексов, шинный формирователь данных, шинный формирователь адреса, узел сравнения, дешифратор, триггер, девять элементов И, пять элементов ИЛИ. 1 ил.

1548791 процессора 1 и адреса с узла 4 памяти индексов.

При совпадении формируются сигналы выборки из узла памяти, при несовпадении данные выбираются из внешней памяти 2, Операция записи в память 2 выполняется с записью этих данных в узел 3 памяти данных. Если объем программы позволяет разместить ее в узле памяти, то можно организовать такой режим работы, при котором программа переписывается из внешней памяти 2 в узел 3 памяти данных и выполняется с максимальной скоростью.

Объем рабочей памяти можно увеличить, если использовать для размещения программ и данных узел 4 памяти индексов. Узел памяти .в устройстве может работать в двух режимах: в режиме кэш-памяти параллельно с внешней памятью 2 и в режиме ОЗУ. Режим работы кэш-памяти определяется состоянием триггера 7.

После включения питания триггер 7 устанавливается в состояние "1", что соответствует режиму кэш-памяти, При этом через элемент ИЛИ 23 постоянно включен вход выборки узла 4 памяти индексов. При чтении или записи с процессора l на выходе элемента ИЛИ

22 формируется сигнал, включающий элемент И 12, который через элемент ИЛИ

2! управляет входом выборки узла 3 памяти данных. Сигнал на вход записи узла 3 памяти данных формируется с выхода элемента ИЛИ 20. Выход элемента ИЛИ 20 включается командой записи с процессора 1 через элемент И ) 3 или командой чтения с процессора

1 (при несравнении в узле 5 сравне40 ния) через элемент И 14 Сигнал записи в узел 3 памяти данных включает элемент И 11, который открывает элемент ИЛИ 19, формирующий запись в узел 4 памяти индексов ° Сигнал записи в. узел 3 памяти данных также включает элемент И 10, который устанавливает. единичное значение на входе управления шинного формирователя 9 адреса, включая его на передачу адреса в узел 4 памяти индексов.

При установке триггера в "0" узлы памяти переключаются в режим ОЗУ, При этом выключаются элементы И 10-14„Отключение элемента И 10 вызывает выключение шинного формирователя 9 адреса. Единичное значение на нулевом выходе триггера 7 включает шинный форми рователь 8 данных, Таким образом, узел 4 памяти индексов отключается от адресной шины и подключается через шинный формирователь данных 8 к шине данных. На вход направления передачи шинного формирователя 8 данных передается сигнал записи с процессора 1.

При чтении данные передаются с узла

4 памяти индексов в процессор 1, а при команде записи данные принимаются узлом 4 памяти индексов с процессора l.

Если по информации на адресном выходе процессора 1 включается третий выход дешифратора 6, то запись или чтение с процессора 1 через элементИЛИ

22 включает элемент И 15, который открывает элемент ИЛИ 21, формирующий выборку узла 3 памяти данных. При записи процессор 1 включает элемент

И 16, который открывает элемент KIH

20, формирующий запись в узел 3 паI мяти данных.

Если по информации на адресном выходе процессор 1 включает четвертый выход дешифратора 6, то запись или чтение с процессора 1 через элемент

ИЛИ 22 включает элемент И 17, который открывает элемент ИЛИ 23, формирующий выборку узла 4 памяти индексов, При записи процессор 1 включает элемент И 18, который открывает элемент ИЛИ 1 9, формирующий зались в узел 4 памяти индексов, Формула и з о б р е т е н и я

Устройство для сопряжения процессора с внешней памятью, содержащее узел памяти индексов, узел памяти данных, узел сравнения, пять элементов

И, четыре элемента ИЛИ„причем адресный вход узла памяти данных соединен с адресным входом узла памяти индексов и является входом устройства для подключения к адресному выходу процессора, информационный вход-выход узла памяти данных является входомвыходом устройства для подключения к информационному входу-выходу процессора, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия, в устройство введены шинный формирователь данных, шинный формирователь адреса, дешифратор, триггер, элементИЛИ и четыре элемента И, причем первый вход первого элемента ИЛИ соединен с первым входом пер15487 вого элемента И и является входом устройства для подключения к выходу чтения процессора, второй вход первого элемента HJIH соединен с первыми входами второго, третьего, четвертого элементов И, с входом направления передачи шинного формирователя данных и является входом устройства для подключения к выходу записи процессора, первый выход дешифратора является выходом устройства для подключения к входу чтения внешней памяти, при этом второй выход дешифратора соединен с синхровходом триггера, нулевой выход которого соединен с вторыми входами третьего, четвертого элементов И, с первыми входами пятого, шестого элементов И и с управляющим входом шинного формирователя данных, 20 первый информационный вход-выход которого соединен с информационным входом-выходом узла памяти данных и с информационным входом триггера, единичный выход которого соединен с вторыми входами первого, второго элементов И, с первыми входами седьмого, восьмого, девятого элементов И и с первым входом второго элемента ИЛИ, выход которого соединен с разрешающим входом узла памяти индексов,. информационный вход-выход которого соединен с вторым информационным входом-выходом шинного формирователя данных, с первым информационным входом узла сравнения и с информационным выходом шинного формирователя адреса, информационный вход которого соединен с адресным входом уз91 б ла памяти данных и с вторым информационным входом узла сравнения, выход которого соединен с третьим входом первого элемента И, выход которого соединен с первым входом третьего элемента KIH, втооой вход которого соединен с выходом третьего элемента И, третий вход которого соединен с третьим выходом дешифратора и с вторым входом пятого элемента И, выход которого соединен с первым входом четвертого элемента ИЛИ, выход которого соединен с разрешающим входом узла памяти данных, вход записи которого соединен с вторыми входами седьмого, восьмого элементов И и с выходом третьего элемента HJIH третий вход которого соединен с выходом второго элемента И, второй вход четвертого элемента ИЛИ соединен с выходом девятого элемента И, второй вход которого соединен с третьим входом пятого элемента И, с выходом первого элемента

ИЛИ и с вторым входом шестого элемента И, выход которого соединен с вторым входом второго элемента ИЛИ, выход восьмого элемента И соединен с первым входом пятого элемента HJIH, выход и второй вход которого соедине-, ны соответственно с входом записи уз" ла памяти индексов и с выходом четвертого элемента И, третий вход которого соединен с третьим входом шестого элемента И и с четвертым выходом дешифратора, управляющий вход шинного формирователя адреса соеди». нен с выходом седьмого элемента И, 1548791

Соствитель С.Пестмал

Техред А.Кравчук

Корректор С,Черни.Л

Редактор А, Козориз

Заказ l42 Тираж 563 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, И-35, Раушская наб., д. 4/5

Il н

Производственно-издательский комбинат Патент, г, Ужгород, ул. Гагарина, 101