Устройство для задержки информации

 

Изобретение относится к вычислительной технике и может быть использовано при построении линий задержки цифровой информации. Цель изобретения - повышение достоверности функционирования устройства. Устройство содержит входной 1 и выходной 7 регистры, первый 2 и второй 8 блоки свертки по модулю два, первый 3, второй 9, третий 12 и четвертый 13 триггеры, первый 4 и второй 10 элементы ИСКЛЮЧАЮЩЕЕ ИЛИ, счетчик 5 адреса, блок 6 памяти, блок 11 сравнения, элемент И 14. Устройство позволяет обнаруживать ошибки в контрольном и информационных разрядах. 1 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АBTOPCHOMV СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

1 (21) 4431025/24-24 (22) 25.05.88 (46) 07.02.90. Бюл. Р 5 (71) Специальное проектно-конструкторское бюро "Дискрет" Одесского политехнического института (72) В.Н.Лацин Е.Л.Полин, А.В.Дрозд, А.Г.1Йипита и В.А.Соколов (53) 681.327 (088.8) (56) Авторское свидетельство СССР

Р 556495, кл. С 11 С 11/00, 1976.

Авторское свидетельство СССР

У 1193653, кл. G 06 F 1/04, 1983. (54) УСТРОЙСТВО ДЛЯ ЗАДЕРЖКИ ИНФОРМАЦИИ

„.SU„„541585 (51) 5 G 06 F 1/04

2 (57) Изобретение относится к вычис= лительной технике и может быть ис польэовано при построении линий задержки цифровой информации. Цель изобретения — повышение достоверности функционирования устройства. Устройство содержит входной 1 и выходной

7 регистры, первый 2 и второй 8 блоки свертки по модулю два, первый 3, второй 9, третий 12 и четвертый 13 триггеры, первый 4 и второй 10 элементы ИСКЛИЧАК61ЕЕ ИЛИ, счетчик 5 адреса, блок 6 памяти, блок 11 сравнения, элемент И 14. Устройство позволяет обнаруживать ошибки в контрольном и информационных разрядах. 1 ил. ф !54t585

Изобретение относится к вычислительной технике и может быть исполь зовано в линиях задержки цифровой информации.

Цель изобретения — повышение достоверности функционирования устройства.

На чертеже изображена структурная схема устройства для задержки информации.

Устройство содержит входной ре.гистр 1, первый блок 2 свертки по модулю два, первый триггер 3, первый элемент-ИСКЛЮЧАЮЩЕЕ ИЛИ 4, счетчик

5 адреса, блок 6 памяти, выходной регистр 7, второй блок 8 свертки по модулю два, второй триггер 9, второй элемент ИСКЛЮЧАЮЦЕЕ ИЛИ 10, блок t1 сравнения, третий триггер 12, четвер- 2р тый триггер 13, элемент И 14, вход

15 синхронизации, информационные входы tá, информационные выходы 17, выход 18 "Ошибка в контрольном разряде", выход 19 "Ошибка в информационных 25 разрядах".

Устройство работает следующим обрasом.

В начальный момент времени происходит обнуление всех регистров и триггеров устройства и счетчика 3 адреса (цепи начальной установки не показаны). Далее на входы 16 устройства начинают поступать слова задерживаемой последовательности, сопровождаемые синхроимпульсами типа меандр

11 ii 35 на входе 15 синхронизации устройства.

Причем во время первой половины такта происходит чтение информации из ячейки, записанной К тактов назад в данную ячейку, а во время второй половины такта происходит запись в эту же ячейку новой информации, которая в свою очередь будет считана через К тактов, где К вЂ” величина за- 4держки. Значение кода К определяется коэффициентом пересчета счетчика 5, который IIQ переднему фронту импуль-сов синхронизации циклически перебирает последовательность адресов ячеек блока 6 с нулевого по (К-1)-й адрес. Тем самым осуществляется задержка поступающей на вход устройства информации на К тактов. Прием информации во входной регистр 1 и первый триггер 3 осуществляется по переднему

55 фронту синхроимпульсов, прием информации в выходной регистр 7 и триггера 9, 12 и 13 осуществляется по зад- нему фронту этих же синхроимпульсов.

Информация записывается в блок б вместе с соответствующим контрольным разрядом, который представляет собой свертку по модулю два данного и последующего информационных слов. Таким образом, каждый контрольный разряд учитывает значение соседних информационных слов.

Считанная информация, вместе с контрольным разрядом, заносится в выходной регистр 7 по заднему фронту импульсов синхронизации, Одновременно с этим вновь вычисленный контрольный разряд для считанного информационного слова заносится во второй триггер 9. Вычисление контрольного разряда происходит аналогично вычислению контрольного разряда при записи информации в блок 6.

Результат сравнения выделяется блохом 11 и в конце каждого такта чтения заносится в триггер 12 (по заднему фронту синхронизации). При нормальной работе устройства в триггер 12 постоянно заносится сигнал логического "0". При одиночном искажении контрольного разряда на выходе триггера t2 появляется сигнал логической "1", который удерживается в течение одного такта.

Если же происходит искажение информационного разряда, это вызывает появление сигнала логической "1" на выходе триггера 12 в течение двух тактов (так как искаженное слово принимало участие в формировании двух смежных контрольных разрядов, считываемых последовательно из блока 6) .

В этом случае на выходе элемента И 14 формируется сигнал логической "1" в течение одного такта.

Сигналы контроля задержаны на два такта относительно такта появления сбойной информации на вьиоде блока 6.

Таким образом, предлагаемое устройство позволяет распознавать одиночные сбои информационных (сигнал на выходе 19) и контрольного разрядов блока 6 (сигнал длительностью в один такт на вьиоде 18), что повышает достоверность функционирования устройства. формула изобретения

Устройство для задержки информации, содержащее блок памяти, входной

Составитель В.Рудаков

Техред М.Ходанич Корректор А.Обручар

Редактор Е.Папп

Заказ 280 Тираж 559 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", г.Ужгород, ул. Гагарина, 101

5 15 и выходной регистры, первый и второй блоки свертки по модулю два, блок сравнения и счетчик адреса, причем информационные входы входного регистра и входы первого блока свертки по модулю два поразрядно объединены и являются информационными входами устройства, выходы входного регистра подключены к входам информационных разрядов блока памяти, выходы информационных H контрольного разрядов которого подключены соответственно к входам информационных и контрольного разрядов выходного регистра, выходы которого являются информационными выходами устройства, выход контрольного разряда выходного регистра подключен к первому входу блока cpasнения, выход счетчика адреса подключен к адресному входу блока памяти, о т л и ч а ю щ е е с я тем, что, с целью повышения достоверности функционирования устройства, в,него введены первый и второй элементы ИСКЛИЧА1ОЦЕЕ ИЛИ, с первого по четвертый триггеры и элемент И, причем выход первого блока свертки по модулю два подключен к информационному входу первого триггера и первому входу riepвого элемента ИСКЛЮЧАЮТ ЕЕ ИЛИ, второй вход которого соединен с выхо- дом первого триггера, выход первого элемента ИСКЛВЧАЮГ,ЕЕ ИЛИ подключен к входу контрольного разряда блока памяти, выход второго блока свертки по модулю два подключен к информационному входу второго триггера и первому входу второго элемента ИСКЛЮЧЙОЩЕЕ

ИЛИ, второй вход которого соединен с выходом второго триггера, выход блока сравнения соединен с информационным

Г входом третьего триггера, выход третьего триггера соединен с информационным входом четвертого триггера и первым входом элемента И и является выходом "Ошибка в контрольном раэ20 ряде" устройства. выход четвертого триггера подключен к второму входу. элемента И, выход которого является выходом "Ошибка в информационных разрядах", входы приема входного и вы25 ходного регистров, входы синхронизации триггеров, счетный вход счетчика адреса и вход записи-считывания блока памяти объединены и являются входом синхронизации устройства.