Устройство для преобразования двоично-десятичных чисел в двоичные

 

Изобретение относится к вычислительной технике и может быть использовано при построении высоконадежных двоично-десятичных преобразователей. Целью изобретения является повышение достоверности преобразования за счет исправления ошибок. В устройство, содержащее элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 1, сумматоры 14 - 17, в совокупности образующие преобразователь 21, блоки свертки по модулю три 2, 3, блоки свертки по модулю пять 4, 5, блок свертки по модулю пятнадцать 6, схемы сравнения 7, 8, элемент ИЛИ 9, дополнительно введены регистр 12, группы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 13, 18, триггеры 19, 20, элемент задержки 10 и элемент И-НЕ 11. 1 ил.

СОЮЗ СОВЕТСИИХ

СОЦИМИСТИЧЕСНИХ

РЕО 1УБЛИН

А2 (51} 5

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А BTOPCHOMV СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ

flO ИЗОБРЕТЕНИЯМ И. ОТНРЦТИЯМ

ПРИ ГННТ СССР

1 (61) 1462439 (21) 4450479/24-24 (22) 23.05.88 (46) 15,04.90. Вюл, К - 14 (7)) Одесский политехнический институт (72) A.Â.Дрозд, Е.Л.Полин, Д,M,Çèëüìàí, Б,H.áãèícêêé и 1О,Б.Дрозд (53) 681.325(088.8) (56) Авторское свидетельство СССР

1!i 1462489, кл. H 03 i 7/12,11.06.87. (54} УСТРОИСРВО,"! Я ПР .ОЬРАБОВАГПШ

ДВО1Г ПО-ДЕСЯХ11е! 16!Х чИСВД В,"ВО!! 1ПВ Е (57) Изобретение с тноситс» к не,::i,"i!!l-тpльнои те . И1к е Еi 1 1ожp т бь!т ь;l с пc ii ь зовано при построении выс оконад еекных двоично-десятЕ.чн1ех преобразо1111те11е11, Бель".0 изобретени» е1 !11ÿется 11овь .".:. .Нп» достоверности преобразован !H - а счет исправлен11я ошибок. В ус. рой ..-.Нс содержашее элемент 11С1 ЛХ!×ËÎ!!! . . 1!ЛИ 1, сумматоры 14 7, в сс зоку::ности образующие преобразователь Z i блоки

1557680

40 свертки по модулю три 2, 3, блоки свертки по модулю пять 4, 5, блок свертки по модулю пятнадцать 6, схемы сравнения 7., 8, элемент ИЛИ 9 дополР 5

Изобретение относится к цифровой вычислительной технике и может быть использовано при построении двоичнодесятичных преобразователей с исправлением информации.

Целью изобретения является повышение достоверности преобразования за счет исправления ошибок, На чертеже приведена структурная схема устройства.

Устройство содержит элемент ИСКЛЮЧА1ОЩЕЕ ИЛИ 1, первый 2 и второй 3 блоки свертки по модулю три, первый

4 и втс рой 5. блоки свертки по модулю пять, блок 6 свертки по модулю пятнадцать, первая 7 и вторая 8 схемы сравнения, элемент ИЛИ 9, элемент 10 задержки, элемент И-НЕ 11, регистр 12, элементы ИСКЛЮЧАЮЩЕЕ ИЛИ первой группы 13, первый-четвертый сумматоры 141?, элементы ИСКЛЮЧА1ОЩЕЕ ИЛИ второй группы 18, первый 19 и второй 20 триггеры. Сумматоры 14-17 и элемент

ИСКЛЮЧАЮЩЕЕ ИЛИ в совокупности образуют преобразователь 21, осуществляющий преобразование двоично-десятичного кода в двоичный без контроля. На преобразователь поступают информационные входы 22 синхровход 23, вход

24 сброса. Преобразователь формирует информационные выходы 25, контрольный выход 26 и тактовый выход 27.

Устройство работает следующим образом.

В начале работы на вход 24 сброса поступает сигнал, устанавливающий первый 19 и второй 20 триггеры в нулевое 45 состояние. На синхровход 23 поступает синхроимпульс СИ типа "меандр", тактирующие работу устройства. Синхроимпульсы СИ поступают на синхровход 19 и через элемент 10 задержки на первый вход элемента И-НЕ, который пропускает их инверсные значения СИ на синхровход регистра 12 под действием единичного значения с выхода первого триггера 19, . На информационные входы регистра

12 через входы 22 устройства поступает двоично-десятичный код A>, . числа, записываемый.в регистр по задержаннительно введены регистр 12, группЬ| элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 13, 18, триггеры 19, 20, элемент задержки 10 и элемент И-НЕ 11. 1 ил, 1 кому фронту синхроимпульса СИ, С выходов регистра 12 разряды кода

А „ поступают на первые входы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ первой группы

13, на вторые их входы подается нулевое значение с выхода второго триггера 20, которое обеспечивает трансляцию разрядов кода А, „ на выходы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ первой группы 13 без изменения, С выходов элементов ИСКЛ1ОЧАЮЩЕЕ ИЛИ первой группы 13 код А < „ поступает на вход преобразователя 21, который переводит двоично-десятичное число А в двоичное путем вычисления взвешенной суммы разрядов тетрад двоичнодесятичного числа. Для этого разряды тетрад подаются на входы разрядов двоичных сумматоров 14-17, суммы весов которых равны весам этих разрядов тетрад. Разряд 2 тетрады 1 поступает на вход разряда сумматора 14 с весом 2" (через элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 1), разряд 3 тетрады 1 поступает на вход разряда с весом 2 сумматора 14, разряд 4 тетрады 1 поступает непосредственно и через элемент

ИСКЛОЧАЮЩЕЕ ИЛИ 1 на вход разряда с весом 2" сумматора 14 и на вход переноса сумматора 15. Разряд 1 тетрады 2 имеет вес 10 и поступает на входы разрядов с весами 2 и 2 сумматора

14. Разряд 2 тетрады 2 имеет вес

20 и поступает на входы разрядов с весами 2 и 2 сумматора 14 ° Разряд г

3 тетрады 2 имеет вес 40 и поступает на входы разрядов с весами 2 и 2

9 5 сумматора 14. Разряд 4 тетрады 2 име" ет вес 80 и поступает на входы разд рядов с весами 2 и 2 сумматоров 14 и 16 соответственно. Разряды 1-4 тетрады 3 имеют в еса 100, 200, 400, 800 и поступают на входы трех разрядов сумматоров каждый, соответственно на входы разрядов с весами 2, 2 вход

2 переноса сумматоров 15-17, на входы разрядов с весами 2, 2 и 2 сум9 т а маторов 14, 16 и 17, на входы разрядов с весами 2, 2 и 2 сумматоВ ров 15, 16 и 17, на входы разрядов с весами 2, 2 и 2 сумматоров 16, 5 В 9

0 6 ванный синхроимпульс СИ поступает на тактовый выход устройства, определяя момент приема результата по зад.нему фронту.

С прямого выхода триггера 19 сигнал контроля поступает HB контроль ный выход 26 устройства. При несовпадении сравниваемых остатков, что возможно в неисправном устройстве, одна или обе схемы 7, 8 сравнения устанавливают на своем выходе, а следовательно, на контрольном выходе единичное значение. При этом нулевой сигнал с инверсного выхода триггера

19 запрещает прохождение синхроимпульса СИ через элемент И-НЕ, Кроме того, сигнал контроля с выхода первого триггера 19 поступает на информационный вход второго триггера

20 по переднему фронту сигнала с выхода элемента задержки. Сигнал контроля с выхода триггера 20 подается на входы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ первой 13 и второй 18 групп, а также на вход четвертого разряда второго слагаемого третьего сумматора 16 и вход второго. разряда второго слагаемого четвертогс сумматора 17 °

При этом инвертируются выходы всех элементов ИСКЛЮЧАЮЩЕЕ ИЛИ первой группы 13, выходы элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 1, а соответственно все входы и выходы сумматоров 14-17. Это приводит к маскированию одиночной ошибки, проявившейся на прямом значении кода

А „ . На первых входах элементов

ИСКЛЮЧАЮЩЕЕ ИЛИ 18 образуется инверсное значение кода В, которое инвертируется этими элементами и поступает на выходы 25 устройства.

Инверсные коды А „и В1 поступают также на блоки свертки 2, 4 и

6 соответственно, которые в совокупности с блоками 3, 5» 8 и 9 осуществляют контроль инверсного значе-ния кода В» аналогично тому, как это выполняется для прямого значения, При этом с первого триггера 19 снимается сигчал контроля, определяющий факт. исправления ошибки. выполняется счет на прямом значении числа А, На сумматорах 14-17 выполняются соответственно следующие операции сложения

5 155768

17 и 17. Разряд 1 тетрады 1 поступает на выход преобразователя с весом 2

Сумма, вычисляемая двоичными сумматорами 14-17 определяет двоичное

5 число на выходе преобразователя 21, с выходов которого разряды двоичного числа В, начиная со второго разряда, поступают на первые входы соответствующих элементов ИСКЛЮЧАIОЩЕЕ

ИЛИ второй группы 18, на вторые входы которых поступает нулевое значение с выхода второго триггера 20. С выходов первого разряда и выходов элементов ИСКЛЮЧАЮЩЕЕ ИЛИ второй группы 18 двоичное число В поступает на выхо2 ды 25 устройства.

Кроме того, двоично-десятичный

КОД A 7o ×ÈÑËà С ВЫХОДа ЭЛЕМЭНтОВ

ИСКЛЮЧАЮЩЕЕ ИЛИ первой группы 13 70 поступает также на вход первого блока свертки по модулю три 2, а разряды младшей тетрады этого кода — на вход первого блока свертки по мо 7улю пять 4, которые определяют остатки 25 от деления двоично-десятичного кода

А 70 соответственно на три и на пять.

С выхода преобразователя 21 двоичный код В поступает также на вход блока 6 свертки по модулю пятнадцать, 30 который определяет четырехразрядный остаток(от деления двоичного кода

В на пятнадцать. Полученный остаток поступает далее на входы вторых блоков свертки по модулю три 3 и по модулю пять 5, которые определяют остатки от деления двоичного кода В соответственно на три и на пять.

Остатки по модулю три с выхода первого 2 и второго 3 блоков свертки по 40 модулю три поступают на входы первой схемы 7 сравнения, а остатки по модулю пять с выходов первого 4 и второго

5 блоков свертки по модулю пять поступают на входы второй схемы 8 сравнения.

Поскольку число в двоично-десЯтичном коде А 7 и в двоичном коде В7 имеет одинаковую делимость на три, а также на пять, то при правильной рабо- gp те устройства сравниваемые остатки совпадут, первая 7 и вторая 8 схемы сравнения выработают на выходах нуле- В качестве примера рассмотрим вь7е значения Эти значения объединя- преобразование числа А = 5037ц ются 77o KIN на элементе 9, который 55 = 010100000011, 7 ° Первоначально формирует сигнал контроля, записываемый в триггер 19 по заднему фронту синхроимпульаов СИ, С выхода элемен.та, И-НЕ 11 заданный и проинвертиро1557680

Составитель M,Аршавский

Техред А.Кравчук Корректор Т. Палий

Редактор О,Спесивых

Тираж 659

Заказ 724

Подписное

В11ИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Ь

Производственно-издательский комбинат "Патент", г. Ужгород, ул. Гагарина, 101

0 0 "0 1

+ 0001 + 0000 + 1001 + 0110

0000 0101 0100 0000

00001 00101 01101 00111

Блоки 2 и 4 определяют 503 mod 3 =

2,р=10 и503mod5=3Ä=011 °

Блок 6 определяет 503 mod 15 = B,р =

1000 . Блоки 3 и 5 определяют

8 mod 3 = 2 =- 10 и Bmod 5 = 3«= 10

= 011, Блоки 7 и 8 и далее элемент

9 определяют правильность работы устройства.

При ошибке, например, вход второго разряда первого слагаемого оказал- 15 ся оборванным, т.е. преобразователь на прямом значении числа А <, определит число В = 507«а блоки 2 и

4, 6, 3 и 5 определятг коды, 10

011, 1100, 00 и 2 и триггер 19 20 установится в единичное значение.

Инвертируется число А «Hà выходах элементов ИСКЛЮЧА1ОЩЕЕ ИЛИ первой группы 13.

При этом на сумматорах 14-1.7 выполнятся следующие операции сложения.

I 1 1 0

+ 1110 + llll + 0110 + 1001

1111 1010 1011 1111

11110 11010 10010 11000

Будет получено число 000001000, которое при инвертировании на элементах 18 группы определяет результат преобразования 0111110111 = 503

Таким образом маскируется ошибка-. 35

Формула изобретения

Устройство для преобразования двоично-десятичных чисел в двоичные по авт.св. и 1462489, о т л и ч а ю—

40 щ е е с я тем, что, с целью повышения достоверности преобразования за счет исправления ошибок, в него введены первая и вторая группы элементов ИСКЛЮЧАЮЩЕЕ HJIH первый и второй триггеры, регистр, элемент задержки и элемент И-НЕ, выход которого соединен с синхровходом регистра и с тактовым выходом устройства, информационные входы которого соединены с информационными входами регистра, выходы которого, кроме выходов двух младших разрядов, соединены с первыми входами соответствующих элементов ИСКЛЮЧАЮЩЕЕ ИЛИ первой группы, вторые входы которого соединены с выходом второго триггера и с входами второго и четвертого разрядов второго слагаемого третьего и четвертого сумматоров и ,первыми входами элементов ИСКЛЮЧАЮЩЕЕ ,ИПИ второй группы, выходы которых являются информационными выходами устройства, синхровход которого соединен с синхровходом первого триггера и через элемент задержки с синхровходом второго триггера и первым входом элемента И-НЕ, второй вход которого соединен с инверсным выходом первого триггера, информационный вход которого соединен с выходом элемента ИЛИ, а прямой выход первого триггера соединен с информационным входом второго триггера и является контрольным выходом устройства, вход сброса которого соединен с входами сброса первого и второго триггеров, вторые входы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ второй группы соответственно соединены с информационными выходами преобразователя, выход второго разряда регистра. соединен с первым входом элемента

ИСКЛIОЧАЮЩЕЕ ИЛИ, а выход первого разряда регистра является выходом младшего разряда устройства и соединен с входом младшего разряда блока свертки по модулю пятцадцать.