Система адресации

 

Изобретение относится к вычислительной технике и может быть использовано в магистрально-модульных системах, преимущественно в многопроцессорных вычислительных системах с общей шиной и прямой адресацией между модулями. Цель изобретения - расширение функциональных возможностей системы за счет обеспечения общей и индивидуальной адресации с защитой данных от несанкционированного доступа. Система адресации состоит из модулей 1 адресации, каждый из которых содержит первый компаратор 11, элемент И 12, элемент ИЛИ 13, блок 14 памяти выдаваемых прав доступа, блок 15 памяти внутренних прав доступа, второй компаратор 16 и блок 17 памяти признаков общего чтения. 2 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (51)5 G 06 F 12 02

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н А ВТОРСКОМУ СВИДЕТЕЛЬСТВУ

В % Н Ьф

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

1 (21) 4382176/24-24 (22) 24.02.88 (46) 2 .3.05.90. Вюл. № 19 (72) B.Ì.Bàêóëèí, С.В.Гурин, А.Н.Ильин, В.П.Кобозев и М.В.Харитонов (53) 681.325(088.8) (56) Канцеров В.А., Першин А.С.

VME-магистраль нового поколения.

Микропроцессорные средства и системы, 1987, № 5, с. 47.

Патент СЫА № 4253087, кл. Н 04 Q 9/00, опублик. 1981. (54) СИСТЕМА А)(РЕСАЦИИ (57) Изобретение относится к вычислительной технике и может быть исполь„„SU„„1566356 А 1

2 зовано в магистрально-модульных системах, преимущественно в многопроцессорных вычислительных системах с общей шиной и прямой адресацией между модулями. Цель изобретения — расширение функциональных воэможностей системы эа счет обеспечения общей и индивидуальной адресации с защитой данных от несанкционированного доступа.

Система адресации состоит из модулей

1 адресации, каждый иэ которых содержит первый компаратор ii, элемент И

12, элемент KBf 13, блок 14 памяти выдаваемых прав доступа, блок 15 памяти внутренних прав доступа, второй компаратор 16 и блок 17 памяти признаков общего чтения. 2 ил.

3 1566356 4

Изобретение относится к вычислительной технике и может быть использовано в магистрально-модульных системах, преимущественно в многопроцессорных вычислительных системах с общей шиной и прямой адресацией между модулями.

Цель изобретения — расширение функциональных возможностей системы за счет обеспечения общей и индивидуальНой адресации с защитой данных от несанкционированного доступа.

На фиг. i представлена схема система адресации, на фиг ° 2 — схема мо- ",.; дуля адресации.

Система адресации содержит модули 1 адресации, вход 2 единичного потенциала системы, вход 3 нулевого потенциала системы, входы 4 номера модуля, адресные входы 5 первой группы модуля, адресные входы 6 второй группы модуля, входы-выходы 7 прав доступа модуля, управляв в е входы 8 модуля, информационные входы-выходы 9 данных модуля, выходы 10 признака общего чтения модуля. Каждый модуль 1 содержит первьй компаратор 11, элемент И 12, элемента ИЛИ 13 блок 14 памяти выдаваемых прав доступа, блок

15 памяти внутренних прав доступа, второй компаратор 16 и блок 17 памятй признаков общего чтения.

Система адресации работает следующим образом.

Управляющий модуль (процессор) устанавливает.на адресные входы 5 и 6 полный адрес модуля и его требуемой части. Идентификация обращения осуще-: ствляется по результатам сравнения 4О старшей части адреса и номера модуля, поступившего ча входы 4. Сравнение производится компараторам 1 1 и эле-ментом И 12, компаратор выделяет индивидуальное обращение модулю, эле- 45 мент И 12 - общее обращение ко всем 4 модулям и в том числе к данному модулю. Для общего обращения зарезервировано адресное пространство модуля с последним номером (этом номер представляется в двоичном виде логическими единицами на всех адресных входах 5). Выходы компаратора 11 и элемента И 12 объединяются элементом

ИЛИ 13, активный уровень на выходе

55 которого сигнализирует о том, что обращение идет именно к данному модулю, Идентификация части внутри модуля выполняется при условии выборки модуля и при успешном результате сравнения младшей части адреса, поступающего на входы и, и внутреннего адреса данной части модуля. Таким образом, идентификация части модуля выполняегся на двух уровнях: высший уровень — идентификация модуля в крейте, низший уровень — идентификация части модуля в выбранном модуле.

Вместе с установкой адреса на входах

5 и 6 процессор выставляет свои права доступа к модулю на входы 7. Коды прав доступа хранятся в блоке 14 и выбираются по адресу обращения. Далее происходит сравнение предоставленных прав с внутренними правами доступа, и при успешном исходе сравнения разрешается выполнение операции.

Внутренние права доступа хранятся в блоке 15 и выбираются из него в соответствии с адресом части модуля, передаваемой процессором на входы 6, сравнение прав доступа выполняется компаратором 16 ° При операциях типа

"Общая запись" процессор выставляет данные на информационные вхопы-выходы 9, которые принимаются всеми выбранными по полном адресч мо-члчми крейта. При операциях типа "Общее чтение информационные входы"выходы 9 представляются всем адресуемьы модулям, причем каждому модулю выде " ляется только один информационный вход -выход 9, номер которого равен

I номеру модуля. Общее чтение выполняется из блоков 17, имеющих организацию матрицы памяти в виде набора однобитовых слов, Деление адресных входов устройства на две группы выполняется исходя из числа модулей в крейте. Число адресных входов первой группы равно округленному в большую сторону логарифму по основанию два от числа модулей. При этом полное адресное пространство крейта разбивается на одинаковые локальные пространства (адресные пространства модулей), размер каждого нз которых равен адресному пространству крейта, деленному на два в степени числа адресных входов первой группы. Например, при 32-разрядном адресе и 32 модулях в крейте полное адресное пространство составляет

4 гигабайта, а локальное адресное пространство каждого модуля - 128 мегабайт. Деление полного пространства адресов на локальные пространства

5 15663 позволяет упростить схемы дешифрации адресов и использонять в одном крейте несколько идентичных модулей.

Общая запись в несколько или во

5 все модули выполняется обычным образом, т.е. на соответстующих магистралях общей шины системы выставляются адрес и данные, которые принимаются всеми модулями, в зависимости от протокола обмена (синхронный или асинхронный) цикл шины завершается либо через определенное время (при синхронном протоколе), либо после ответа модуля с самым большим временем реакции (при асинхронном протоколе) ° Асинхронный протокол с ожиданием реализуется за счет того, что после установки адреса, данных и сигнала начала цикла каждый из модулей устанавливает gp на соответствующей магистрали ответа общей шины потенциал логического нуля, а после приема данных — потенциал логической единицы. Таким образом, потенциал логического нуля, сигнали- g5 зирующий о том, что данные еще не приняты, держится до тех пор, пока самый медленный модуль не установит логической единицы.

Общее чтение выполняется аналогич- 3р но общей записи с той разницей, что каждый модуль выставляет один бит информации на информационный вход-выход, номер которой равен номеру модуля. Необходимость операции общего чтения диктуется особенностями по35 строения многопроцессорных систем, в котором важна синхронность передачи и приема HHAopMcLIjHH от многих процессоров. Операция общего типа чтения является неделимой и поэтому мо1 жет быть использована для синхронизации межпроцессорных обменов, так как битовые (флаговые) данные от процессоров передаются за один цикл 45 шины.

Самораспределение адреса в системе осуществляется за счет того, что адаптируется модуль к месту своего включения путем сравнения адреса, 50 поступающего на входы 5, и индивидуального номера. Самораснределение данных осуществляется за счет того, что при операциях общего чтения битовые данные от модуля выставляются на тот вход-выход 9, номер которого равен номеру модуля. Самораспределение защиты осуществляется за счет

ТОРО ЧТО ФУНКЦИИ ЗНИИТЫ КНЖЦИЙ МО

56 6 дуль берет на себя путем сравнения прав на входах-ныходях 7 с ннутренни ми правами доступа.

Предварительно процессор (под управлением системной программы, работающей в привилегированном режиме) должен записать в блок 1Б группу кодов доступа к данным, с которыми он будет работать. При обращении по некоторому адресу процессор инициирует операцию чтения или записи и разрешает блоку 14 выдать код доступа на шину. Постоянные коды доступа предусматриваются для системных устройств, переменные — для памяти общего назначения и пользовательских уст-. ройств. 11Реднярительно процессор (под управлением системной программы, ра-. ботающей в привилегированном режиме) должен записать в блок 15 коды доступа. В случае использования общей ггамяти несколькими процессорами возникает необходимость их синхронизации и только после проведения этапа синхронизации один из процессоров выполняет запись. Запись в блоки 14 и 15 также может быть защищена пранямп доступа, эти права реализуются н виде кода, известного системным программам. Так как блоки 14 и 15 недоступны по чтению, то для них прав доступа по чтению не требуется. !<оды доступа могут быть использованы для защиты не только элементарных данных, но и блоков данных. В качестве элементарных объектов защиты могут выступать регистры процесссря или регистры устройств ввода-вывода, н качестве блочных объектов защиты может выступать оперативная память. Б случае блочной защиты целесообразно делить память на достаточно крупные сегменты и защищать сразу весь сегмент. Обычно сегменты выбираются кратными двум в некоторой степени, поэтому адресные входы блока 15 при блочI ной защ.те памяти соединяются только со старшими адресами. 1!Ри рязде п ной защите по записи и чтению нужно фактически два одинаковых блока памяти, подключенных параллельно, при операциях записи выбирается блок памяти прав доступа по записи, при операциях чтения — блок памяти прав доступа по чтению, При раздельных правах дост " па блоки 14 и 15 можно выполнять сдвоенными. Информация, содержащаяся в блоке 17, отражает логические сос1566356

Ф тояния модулей и программ. Блок памяти 17 также может содержать статическую информацию о типе и составе модуля, что позволяет системным программам адаптироваться к данной аппаратуре. Выборка из блока 17 выполняется при наличии выборки модуля (сигнал на выходе элемента ШП1 13), совпадении прав доступа (сигнал на выходе компаратора 16) и при адресе на входах 6, соответствуюцих адресам блока 17.

Формула изобретения

Система адресации, содержащая N модулей адресации, где М вЂ” число обслуживаемых системой абонентов, причем адресные входы первой группы всех модулей адресации соединены между со- 20 бой через. первую адресную магистраль общей шины, адресные входы второй группы всех модулей адресации соеди-. нены между собой через вторую адресную магистраль общей шины, управляю- 25 щие входы всех модулей адресации соединены между собой через магистраль управления общей шины, информационные входы-выходы всех модулей адресации соединены между собой через маги- 3о страль данных общей шины, о т л ыч а ю щ а я с я тем, что, с целью расширения функциональных возможностей системы за счет общей и индивидуальной адресации с защитой данных от несанкционированного доступа, входы-выходы прав доступа всех модулей адресации соединены между собой через магистраль прав доступа, выход признака общего чтения а-го модуля адреса- 4О ции, где а=1,...,N подключен к а-й линии магистрали данных общей шины, Ври этом каждый модуль адресации со ДФржит первый и второй компараторы, Олок памяти выдаваемых прав доступа, 45 блок памяти внутренних прав доступа, блок памяти признаков общего чтения, элемент И и элемент ИЛИ, причем входы номера модуля подключены соответственно к входам первой группы первого компаратора, выход которого подключен к первому входу элемента ИЛИ, выход которого подключен к первому входу синхронизации блока памяти признаков общего чтения и к выходт признака обращения к .обслуживаемому абоненту модуля адресации, адресные входы первой группы которого подключены к входам второй группы первого компаратора, к адресным входам первой группы блока памяти выдаваемых прав доступа и к входам элемента И, выход которого подключен к второму входу элемента ИЛИ, адресные входы второй группы модуля адресации подключены к адресным входам второй группы блока памяти выдаваемых прав доступа, к адресным входам блока памяти внутренних прав доступа и к адресным входам блока памяти признаков общего чтения, выход которого подключен к выходу признака общего чтения модуля адресации, входы управления которого подключены соответственно к входам записи и чтения блока памяти выдаваемых прав доступа, блока памяти внутренних прав доступа и блока памяти признаков общего чтения, информационные входы-выходы модуля адресации подключены к информационным входам блока памяти выдаваемых прав доступа, блок памяти внутренних прав доступа и блока памяти признаков общего чтения, входы-выходы прав доступа моду™ ля адресации объединены с выходами блока памяти выдаваемых прав доступа и подключены к входам первой группы второго компаратора, выход которого подключен к второму входу синхронизации блока памяти признаков общего чтения и к выходу признака разрешения доступа модуля адресации, выходы блока памяти внутренних прав доступа подключены соответственно к входам второй группы второго компаратора.

15663"6

Составитель В.Смирнов

Редактор О.Юрковецкая Техред +,0лийньп Корректор С.Шевкун

Заказ 1222 Тираж 560 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб °, д. 4/5

Производственно-издательский комбинат "Патент", г. Ужгород, ул. Гагарина, 101