Запоминающее устройство с самоконтролем

 

Изобретение относится к вычислительной технике и может быть использовано в микропроцессорных системах повышенной надежности и быстродействия. Целью изобретения является увеличение быстродействия устройства. Запоминающее устройство с самоконтролем содержит блок 1 памяти, формирователь 2 сигналов, мультиплексор 3, блок 4 управления, первый 7 и второй 8 шинные формирователи, блок 9 обнаружения и исправления ошибок, первый 10 и второй 11 буферные регистры. Введение в устройство формирователя 5 запросов регенерации, блока 6 управления регенерацией и элемента И 12 позволяет уменьшить потери времени на регенерацию информации, увеличить быстродействие устройства. 1 табл., 6 ил.

СОК Э СОВЕТСНИХ

СОЦИАЛИСТИЧЕСН ИХ

РЕСПУ6ЛИК

А1 (51)5 G 11 С 29/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ .

ГОСУДАРСТВЕННЫЙ НОМИТЕТ

ПО ИЭОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГННТ СССР

1 (21 ) 4466740/24-24 (22) 29.07.88 (46) 07.06.90. Вюл. 1Ф 21 (72) О .В.Исаев А,Н,Макачев, И.В,Огнев, Л.H.Ïàðàùóê и А.Н;Пестряков (53) 681.327.,6 (088.8) (56) Авторское свидетельство СССР

М 1246135, кл. G 11 С 7/00, 1984.

Авторское свидетельство СССР

11 1287240, кл, 0 11 0 29/00, 1985. (54) ЗАПОМИНАРЩВГ УСТРОЙСТВО С САМОКОНТРОЛЕМ (57) Изобретение относится к вычислительной технике и может быть использовано в микропроцессорных системах

2 повышенной надежности и быстродействия, Целью изобретения является увЕличение быстродействия устройства, Запоминающее устройство с самоконтролем содержит блок памяти,формирователь 2 сигналов, мультиплексор

3, блок 4 управления, первый 7 и второй 8 шинные формирователи, блок 9 обнаружения и исправления ошибок,первый 10 и второй 11- буферные регистры.

Введение в устройство формирователя

5 запрос,ов регенерации, блока 6 управления егенерацией и элемента

И 12 позволяет уменьшить потери времени на регенерацию информации, увеличить быстродействие устройства, 1 табл., 6 ил. !

569905

Изобретение относится к вычислительной технике и может быть использовано в микропроцессорных системах повышенной надежности и производи5 тельности;

Целью изобретения является повышение быстродействия.

На фиг.l представлена схема запоминающего устройства с самоконтролем; на фиг,2 — схема блока управления регенерацией; на фиг. 3 - схема формирователя запросов регенерации; на фиг. 4 — схема формирователя сигналов; на фиг.5 и 6 — схема блока управления.

Запоминающее устройство с самоконтролем (фиг.l ) содержит блок 1 памяти, формирователь 2 сигналов, мультиплексор 3, блок 4 управления, 20 формирователь 5 сигналов регенерации, блок 6 управления регенерацией,первый 7 и второй 8 шинные формирователи, блок 9 обнаружения и исправления ошибок,-первый 10 и второй 11 25 буферные регистры, элемент И 1 2,адресные входы 13, информационные входы-выходы 14, вход 15 синхронизации, входы 16 признаков обращения, вход

1 7 младшего разряда адреса, вход 18 30. выборки старшего байта, вход 19 записи, вход 20 чтения, вход 2! начальной установки, выходы неготовности 22 и некорректируемой ошибки 23. Ilа фиг,l обозначены также связи 24 — 42, 35

Блок управления регенерацией (фиг,2) содержит триггеры 43 и 44. элементы И-НЕ 45 — 47, элементы

ИЛИ-НЕ 48 — 50, элемент И 51, элементы НЕ 52 вЂ,54 и формирователь 55 импульсов»

Формирователь запросов регенерации (фиг.3) содержит триггеры 56 и . 57, счетчики 58 — 60 и элементы

И-HF. 61 и 62. 45

Формирователь сигналов (фиг.4) содержит элементы И-НЕ 63 — 66 и формирователь 67 импульсов.

Блок управления (фиг,5 и 6) содержит триггеры 68 — 73, формирователь 74 импульсов, элементы HF, 75—

84, элементы, И-HE 85 — 97, элементы

ИЛИ-НЕ 98 - 100, элемент ИЛИ 101, элементы И 102 и 103 и элемент ИСК, ЛЮЧАЮЩЕЕ ИЛИ 104.

Устройство работает следующим образом.

Предварительно с входа 21 подается сигнал начальной установки. Таким образом эацается рабочий режим уст ройства.

На вход 13 устройства поступает код адреса, на двунаправленную шину данных 14 — информационный код, на вход 15 — синхросерия от процессора, на вход 16 — сигнал обращения к устройству, на вхоДы 17 — 20 — управляющие сигналы.

Состояния управляющих входов и выполняемые соответствующие операции приведены в таблице.

В операции "Запись слова" данные с входов 14 поступают на шинные формирователи 7 и 8, выходы которых подключены к внутренней магистрали дан- . ных, к которой подключены также вхо- . ды-выходы магистральных буферных регистров 10 и 11, блока 1 памяти и блока 9 обнаружения и исправления ошибок. Блок 9 принимает данные с магистрали и формирует контрольные разряды по коду Хэмминга, которые передаются на контрольные входы блока

1 памяти, Адрес с входа 13 через мультиплексор 3 частями поступает на адресные входы блока 1 памяти, По сигналу с входа 16, поступающему на формирователь. сигналов (фиг,4), формирователь 67 импульсов с задержкой, определяемой RC-цепочкой на его входе, генерирует управляющий импульс, который с выхода 36 поступает на мультиплексор 3,Формируется также сигнал выборки строки RA8 блока 1 памяти, поступающий на выход

37. Из этого сигнала с помощью элементов 65 и 66 и элемента задержки в виде RC-цепочки формируется сигнал выборки столбца CAS блока 1 памяти, поступающий на выход 38, в соответствии с временной диаграммой работы динамических микросхем памяти. По сигналам от процессора, поступающим с входов 17 и 18 устройства на блок

4 управления 4 (фиг. 5 и 6), триггеры 68 и 69 устанавливаются .в "I" и приход сигнала с входа 16 устройства не изменяет их состояния. Теперь при появлении от процессора сигнала записи на входе 19 устройства с помощью элементов 89 и. 90 формируется сигнал записи MF. блока I памяти, поступающий на выход 24 блока 4 управления, Также с помощью элементов 86 — 88 и элемента задержки в виде RC-цепоч5 I 5609 ки формируется сигнал приема данных

ВГблока. 1 памяти, поступающий на выход 25 блока 4 управления. Сигнал рррешения передачи данных ГГ блока

1 памяти формируется на выходе элемента И 12 по сигналу записи от процессора, поступающему с входа 19 устройства.

В операции "Чтение" адрес с входа

I0

l3 устройства через мультиплексор 3 поступает на адресные входы блока 1 памяти. Формирование сигналов управления мультиплексором (выход 36), выборки строк блока памяти RAS (вь ход 37), выборки столбцов блока памяти СА$ (выход 38) и сигнала (выход

41) для блока 4 управления производится формирователем 2 сигналов аналогично операции "Запись слова". По 20 сигналу с выхода 41 формирователя сигналов 2 блок 4 управления с помощью элементов 99 и 76 устанавливает триггер 71 в "1" и блокирует сигналом с выхода 42 формирование сигна- 25 лов на выходах 37 и 38 в формирователе 2 сигналов. Сигнал чтения от процессора с входа 20 устройства, поступив на элемент 87 блока управления, фиксирует состояние сигнала выборки направления передачи данных блока памяти (выход 25) в состоянии, соответствующем выдаче данных> Сигнал разрешения передачи данных N блока I памяти формируется на выходе элемента И 12 по сигналу чтения от

35 процессора, поступающего с входа ?0 устройства. После появления считанных данных на внутренней магистрали (Ло D1з K î K ) Устроиства а со 40 ответствии с временной диаграммой работы по сигналу с выхода 41 формирователя 2 сигналов с помощью элементов 99, 77 — 79, 93, 103 блока 4 управления формируется сигнал записи в первый 10 и второй 11 буферные регистры на выходе 28 блока 4 управления. Этот сигнал записи поступает также в бпоке 4 управления на форми-рователь импульсов (триггер 70 и.элемент задержки в -виде- RC"öåïo÷êè), который вырабатывает сигналы выборки, поступающие с выходов 27 и 26 соответственно на первый 10 и второй 11 буферные регистРы, По сигналу с вы" хода 41 формирователя 2 сигналов с помощью элементов 99, 77 — 79, 93 и элемента задержки блока 4 управления триггер 72 переключается и сформиро05 ванный сигнал с. выхода 33, поступая на блок 9 обнаружения н исправления ошибок, переводит его в режим записи информации с внутренней магистрали устройства. Затем сигнал с прямого выхода триггера 72 через элемент saдержки и элементы 82 — 85 переключает триггер 73, Сформированный на инверсном выходе триггера 73 сигнал через элемент И 102 поступает с выхода 34 блока 4 управления на управляющий вход блока 9 обнаружения и исправления ошибок, переводя его тем самым в режим формирования флагов ошибок. Данные в этом случае поддерживаются на внутреннеи магистрали устройства с помощью. буферных регистров 10 и II.

При формировании блоком 9 обнаружения и исправления ошибок флага многократной ошибки ДЕГ происходит аварийное прерывание работы процессора по сигналу с выхода 23 устройства.

При образовании блоком 9 обнаружения и исправления ошибок. флага одиночной ошибки FF поступающего на вход 32 блока 4 управления, через элемент ИЛИ 101 этого блока его значение фиксируется триггерами 71 и 72, B результате триггер 71 не переключается, подтверждая тем самым состояние сигналов на выходах 37 н 38 формирователя. 2 сигналов, а триггер 72 переключается, задавая тем самым блоку 9 режим выдачи исправленного слова и отключая от внутренней магистрали буферные регистры 10 и 11 снгналами с выходов 27 н 26 блока 4 управления, После выдачи исправленной информации на внутреннюю магистраль данных сигнал с прямого выхода триггера 72, пройдя- элемент задержки и формирователь импульса на элементах

82 — 85, образует сигнал записи в буферные регистры совместно с сигналами их выборки, поступающими соответственно с выходов 28, 27 и 26 блока

4 управления, Задний фронт этого же сигнала перебрасывает триггер 73, сигнал с выхода которого-через элемент 102 поступает на управляющий вход блока 9, переводя его в режим формирования контрольных разрядов.

Фронт сигнала на выходе .триггера

73 запускает формирователь 74 импульсов для генерации сигнала записи в блок памяти, поступающий на выход 24 блока 4 управления. Этот же сигнал

1 569905 с помощью элементов 94, 96 и 97 rrosваляет получить сигналы выборки (вьгходы 29 и 31 блока 4 управления) шинных формирователей 7 и 8, а также сигнал, определяющий направление передачи данных в процессор и поступаю-„ щий с выхода 30 блока 4 управления на шинные фсрмирователи. После записи в блок 1 памяти восстановленной 10 информации все элементы приходят в . исходное состояние. Таким образом, исключается накопление в памяти ошибок сбойного характера.

Если блок 9 обнаружения и исправ- 15 ления ошибок не образует флагов, то при записи значения флага в триггер

71 он меняет свое состояние и сигнал с выхода 42 блока 4 управления снимает блокировку сигналов на выходах 20

37 и 38 формирователя 2 сигналов.

Триггер 72 также меняет свое состояние,. и поэтому устройство после записи информации в буферные регистры

l0 и 11 и выборки шинных Аормирователей 7 и 8 переходит в начальное состояние.

При операции "Запись байта" выполняется чтение данных из блока 1 памяти по описанному алгоритму для слу- ЗО чая формирования блоком 9 обнаруже-. ния и исправления ошибок флага одиночной ошибки EF. При этом в блоке

4 управления по сигналу, поступающему с вхбда 16, триггеры 38 и 69 запо- 35 минают состояние сигналов на входах

17 и 1.8 устройства. При различных сигналах на входах 17 и 18 логические уровни на выходах элементов 104 и 98 блокируют сигнал записи, поступающий 40 с входа 19 устройства, инициируя тем самым цикл чтения с ошибкой, Только после выдачи блоком 9 исправленной информации на внутреннюю магистраль устройства она записывается и поддер- 45 живается на магистрали только одним буАерным регистром (в зависимости от состояния сигналов на входах 17 и 1 8). Записываемый байт в момент. записи исправленной информации пос- у» тупает на внутреннюю магистраль устройства через один из шинных формирователей 7 или 8, Во время работы процессора в Аормирователь 5 запросов регенерации (фиг.3) поступают импульсы синхросерии процессора с вхбда 15 устройства, Триггеры 56 и 57 служат в качестве делителей частоты, а счетчик 58 и элемент И-HE 61 позволяют каждые

12,8 мкс формировать запрос на регенерацию, поступающий на выход 40, Счетчики 59 и 60 и элемент И"НЕ 62 позволяют осуществлять перебор адресов строк блока 1 памяти, поступающих с выхода 39 на вход мультиплексора 3.

При непрерывных обращениях к устройству сигнал запуска регенерации с выхода 35 блока 6 управления регенерации поступает на формирователь 2 сигналов и мультиплексор 3 в случае обращения типа "Запись слова" или

"Чтение без ошибки". Так, сигнал с выхода 40 формирователя 5 запросов регенерации запоминается триггером

44 блока 6 управления регенерацией (Аиг,2). Теперь, если сигнал блокировки сигналов RAS и САБ,,формируемый на выходе 42 блока 4 управления, снимается раньше, чем кончается сигнал GAS, сформированный Аормирователем 67, то задний фронт сигнала CAS (выход 38 формирователя 2 сигналов) запускает Аормирователь 55. Импульс с формирователя 55, пройдя через элемент 47, образует сигнал неготовности на выходе 22 устройства и сигнал на регенерацию (выход 35). С помощью элементов 51 — 54 формируется сигнал сброса триггера 44. Таким образом, регенерация попадает на четвертый такт работы процессора и прерывания его работы не требуется, Злементы 43, 45 и 48 служат для запуска формирователя 55 при.отсутствии обращений к памяти, Если в течение 12,0 мкс после появления запроса на регенерацию постоянно шли обращения типа "Запись байта" или "Чтение с ошибкой", то задний фронт сигнала с выхода 40.формирователя запросов регенерации 5 через элементы 50, 49, 46 блока 6 управления регенерацией запускает формирователь 55 на генерацию сигналов неготовности устройства (выход 22) и регенерации (выход 35) после окончания очередного цикла обращения к памяти, Блок 9 обнаружения и исправления ошибок может быть выполнен на микросхеме К5533ВЯ1, мультиплексор 3 — на микросхеме К533КП2, шинные формирователи 7 и 8 — на микросхеме КР1810ВА86, магистральные буферные регистры 10 и 11 — на микросхеме КР580ИР82.

Использование изобретения позволяет увеличить быстродействие устройства за счет уменьшения потерь вре156?905 мени на регенерацию информации,сократить непроизводительные потери рабо- . чего времени процессора не менее чем на 1,5 Х.

Формула и зо брет ения

Запоминающее устройство с самоконтролем, содержащее блок управления, формирователь сигналов, первый и второи буАерные регистры, блок обнаружения и исправления ошибок, мультиплексор и блок памяти, вход за- 15 писи которого соединен с первым выходом блока управления, вход младших разрядов адреса, вход выборки старшего байта и выход начальной установки которого являются одноименными входами устройства, вход признака Ъ корректируемой ошибки блока управления соединен с одноименным выходом блока обнаружения и исправления ошибок, выход признака некорректируемой 25 ошибки которого является одноименным выходом устройства, первый и второй входы задания режима работы блока обнаружения и исправления ошибок соепинены с девятьм и десятым выходами 30 блока управления, пятый выход которого соединен с входами задания режима работы первого и второго буферных регистров, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия, в устройство введены Аорс мирователь запросов регенерации, блок управления регенерацией и элемент И, причем первый вход Аормнрова. теля сигналов соединен с входами 40 признака обращения блока управления и блока управления. регенерацией и является одноименным входом устройства, второй вход формирователя сигналов соединен с входом блокировки 4g блока управления регенерацией и одиннадцатым выходом блока управления, третий и четвертый выходы которого соединены с входами выборки соответственно второго и первого буферных регистров, информационные входы-вы" ходы которых соединены соответственно с входами-выходами младшего и старшего байтов блока памяти, с входами-выходами информационных Разрядов блока обнаружения и исправления ошибок и являются информационными входами-выходами устройства, шестой и восьмой выходы блока управления являются соответственно первым и вторым выходами выборки устройства, седьмой выход блока управления является выходом задания режима работы устройства, входы контрольных разрядов блока памяти соединены с выходами контрольных разрядов блока обнаружения и исправления ошибок, вход разрешения передачи данных блока памяти соединен с выходом элемента И, первый вход которого соединен с входом записи блока управления, вход . чтения которого соединен с вторым входом элемента И и является одноименным входом устройства, вход записи блока управления является одноименным входом устройства, второй выход блока управления соединен с входом чтения блока памяти, адресный вход которого соединен с выходом мультиплексора, информационные входы первой и второй групп которого являются адресными входами устройства, информационные входы третьей группы мультиплексора соединены с адресными выходами формирователя запросов регенерации, выход запроса которого соединен с одноименным входом блока управления регенерацией, вход синхронизации которого соединен с входом синхронизации формирователя запросов регенерации и,является одноименным входом устройства, вход начальной установки формирователя запросов регенерации. соединен с одноименными входами блока управления и блока управления регенерацией, первый выход которого является выходом неготовности устройства, третий вход Аормирователя сигналов соединен с вторым выходом блока управления регенерацией и первым управляющим входом мультиплексора, второй управляющий вход которого соединен с первым управляющим выходом формирователя сигналов, второй управляющий выход которого соединен ! с входом записи слова блока управления, третий выход формирователя сигналов соединен с входом выборки строки блока памяти, вход выборки столбца которого соединен с четвертым выходом формирователя сигналов, с входами задания режима блока управления и блока управления регенерацией.

1569905

17 IS 19 20

0 0

0 0

1 0

1 0

0 1

0 1

0 1

Выполняемая операция

"Чтение"

"Запись слова"

"Запись 0 байта"

"Запись 1 байта"

1569905

15б9905

Составитель В,Чеботова

Редактор О,Головач техред H,Õîäàïè÷ Корректор О.Ципле

Заказ 1454 .Тираж 489 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", r, Ужгород, ул. Гагарина, 101