Устройство для контроля доменной памяти

 

Изобретение относится к вычислительной технике и может быть использовано для выявления дефектных накопительных регистров при контроле запоминающих устройств на цилиндрических магнитных доменах. Цель изобретения - повышение достоверности контроля и увеличение быстродействия устройства. Устройство для контроля доменной памяти содержит блок 1 формирования данных, блок 2 управления оперативной памятью, блок 3 адресации, переключатель 4, с первого по шестой элементы И 5-10, первый 11 и второй элементы ИЛИ 12, ключ 13, первый 14 и второй 15 компараторы, блок 16 оперативной памяти, триггер 17, с первого по четвертый элементы НЕ 18-21, счетчик 22, коммутатор 23, первый 24 и второй 25 резисторы, первый 26 и второй 27 одновибраторы, элемент 28 задержки, регистр 29, элемент 2И-ИЛИ 30, сигнатурный анализатор 31. Изобретение позволяет выявить дефектные накопительные резисторы доменной памяти и диагностировать их состояние аппаратными средствами. 5 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (19) + (Ill

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМ

ПРИ ГКНТ СССР

1 (21) 4472431/24-24 (22) 18.08.88 (46) 15.05.90. Бюл. Ф 18 (72) И,Ю, Алексеев, В.И. Дроздов и 1О.А. Чесноков (53) 681.327.6(088.8) (56) Cizcuifs Manufacturing, 1979, 9 12, v. 19, р, 14-19, Кц-„. 2, Патент СНА 4233668, кл. 365-1, 1980. (54) УСТРОИСТЗО ДЛЯ КОНТРОЛЯ ДОМЕННОЙ ПАМЯТИ (57) Изобретение относится к вычислительной технике и может быть использовано для выявления дефектных нако(g1)g С 11 С 1/14, 29/00

2 пит . ьных регистров при контроле запоминающих устройств на цилиндрических магнитьых доменах, Цель изобретения — повьпдение достоверности контроля и увеличение быстродействия устройства, Устройство для контроля доменной памяти содержит блок 4ормирования данных, блок 2 управления оперативной памятью, блок 3 адресации, переключатель 4, с первого по шестой элементы И 5-10, первый 11 и второй 12 элементы ИЛИ, ключ 13, первык 14 и второй 15 компараторы, блок 16 оперативной памяти, триггер

17, с первого по четвертый элемен"!

564693

ы НЕ 18-21, счетчик 22, коммутатор

3, первый 24 и второй 25 резисторы, ерный 26 и второй 27 одновибраторы, элемент 28 задержки, регистр 29, элемент 2И-ИЛИ 30, сигнатурный анализа1О

Изобретение относится к вычислиельной технике и может быть испольонано для выявления дефектных накоитепьных регистров при контроле заоминающих устройств на цилиндрических магнитных доменах.

Цель изобретения — повышение достоверности контроля и увеличение бы,тродейстния устройства.

На Ьиг.l приведена структурная

<, хема устройства для контроля домен ой памяти, на фиг.2 — структурная схема блока управления оперативной памятью; на фиг. 3 — структурная схема блока адресации; на Ьиг. 4

25 структурная схема блока формирования анных; на Ьиг. 5 — структурная схема переключателя.

Устройство для контроля доменной памяти (Ьиг.1) содержит блок l формирования. данных, блок ? управления оперативной памятью, блок 3 адреса« ни, переключатель 4, с первого по фестой элементы И 5-10, первый ll и второй 12 элементы ИЛИ, ключ 13 первый 14 и второй 15 компараторы, блок 16 оперативной памяти, триггер

17, с первого по четвертый элемен ы НЕ 18-21, счетчик 22, коммутатор

23, первый 24 и второй 25 резисторы 4 первый 26 и второй 27 одновибраторы, элемент 28 задержки, регистр 29, элемент 2И-ИЛИ 30 и ситнатурный анализатор 31, Устройство содержит также первый счетный вход 32 Устроистна 45 первый управляющий вход 33 устройства, первый информационный вход 34 устройства, второй 35 и третий 36 управляющие входы устройства, седьмой управляющий вход 37 устройства, синхровход 38 устройства, первый и второй стробирующие входы 39 и 40 устройства, второй 41, третий 42 и четвертый 43 счетные входы устройства, четвертый 44, пятый 45 и шестой 46 управляющие входы устройства, второй 47 и первый 48 установочные входы устройства, восьмой 49 и девятый 50 управляющие входы устройства, второй тор 31, 1!зобретение позволяет выявить дефектные накопительные резисторы доменной памяти и диагностировать их состояние аппаратными средствами, l табл., 5 ил, информационный вход 51 устройства, третий стробирующий вход 52 устройства, десятый управляющий вход 53 устройства, третий информационный вход 54 устройства, второй синхровход 55 устройства, второй информационный выход 56 устройства, выход 57 индикации устройства, первый информационный выход 58 устройства, шина

59 нулевого потенциала, второй стробирующий вход 60, синхровход 61 и первый стробирующий вход 62 блока формирования данных, вход-выход 63 переключателя, вход 64 данных, стробирующий вход 65, третий управляющий вход-выход 66, выход 67 данных, выход 68 управления режимами чтениязаписи и управляющий выход 69 блока управления оперативной памятью, второй управляющий вход 70, выход 71 адреса и второй управляющий вход-выход

72 блока адресации, информационный вход 73, стробирующий вход 74 и тактовый вход 75,сигнатурного анализатора.

Блок управления оперативной памятью (фиг. 2),содержит с первого по пятый элементы И 76-80, элемент И-НЕ

81, с первого по четвертый элементы НЕ 82-85, элемент 86 задержки, первый 87 и второй 88 элементы ИЛИ.

Блок адресации (фиг. 3) содержит с первого по четвертый элементы ИЛИ .

89-92, с первого по третий элементы НЕ 93-95, с первого. по пятый элементы 96-!00, счетчик 101, дешифра— тор 102, первый 103 и второй 104 триггеры и элемент ИЛИ-НЕ 105.

Блок формирования данных (фиг.4) содержит счетчик 106, с первого по третий элементы ИЛИ 107-!09, элемент НЕ 110, сдвигающий регистр ill и элемент И 112.

Переключатель (Ьиг 5) содержит с перного по третий элементы И 113-!

15, элемент ИЛИ 116 и триггер 11.7.

Устройство работает следующим образом.

64693

5 l5

Сигналом с входа 33 выбирается режим работы блока 1 формирования данных. Лог. "1" на входе 33 соответствует режиму "Байт", когда на выходе блока 1 появляется последовательность повторяющихся байтов данных. Лог,"О" на входе 33 соответствует режиму

"Тест", когда на выходе блока 1 появляется последовательность, состоящая из чередующихся серий единиц и нулей. В режиме "Байт" "1" с входа 33 через элемент ИЛИ 107 сбрасывает и блокирует счетчик 106 и открывает по первому входу элемент И 112, на второй вход которого поступает информация с выхода регистра 111. Последний загружается оператором с входа 34 блока формирования данных перед нача.— лом работы по сигналу ЗП.Д с входа 35. В момент поступления "О" на вход 62 регистр Ill переключается в режим сдвига и синхронно с сигналами частоты f < с синхровхода 61 блока формирования данных на выходе регистра 111 появляется записанная в него информация, которая через элемент И 112 и элемент ИЛИ 109 поступает на выход блока формирования данных. Поскольку информация с выхода регистра 111 поступает на его вход, то на выходе блока 1 имеется последовательность одинаковых байтов, первоначально введенных в регистр

lll. Длина последовательности определяется длительностью строба на входе 62. Этим стробом производится переключение регистра 111 в режим приема информации по вхоцу параллельного ввода. Это происходит во время работы устройства по сигналам РЕГЕНЕР.Д или ЗП.Д путем подачи "1" на входы 36 или 35 соответственно.

В режиме "Тест" "О" с входа 33 разрешает работу счетчика 106, который выдает последовательность единиц и нулей на выход блока 1 формирования данных. Пересчет в счетчике 106 ведется по его счетному входу импульсами,.поступающими на вход 32 блока I, информация снимается. с выхода переполнения счетчика 106. Вход

60 выполняет ту же функцию, что и вход 33 блока 1 формирования данных.

Функции блока 2 управления оперативной памятью (фиг.2) состоят в управлении блоком 16 оперативной памяти

l по выходам 67 (данные), 68 „(чтениезапись), 69 (управляющий выход).

Активный уровень сигнала по Bblxo ду 69 — "О". При этом на выходе элемента И-НЕ 81 "0" присутствует в том ° случае, когда схема не запущена

5 (сигнал Пуск на входе 37 соответ1l ft ствует "1", а сигнал на входе 65

"0"), или когда схема запущена и идет один из режимов: ввод или .вывод, а сигнал "Пуск" имеет значение

"0". На вход 66 поступает сигнал обнуления блока 16 оперативной памяти (ОБН.ОН), по которому на выходах

67 и 68 должны появиться сигналы 00, которые обеспечат запись "0" в блок

16 оперативной памяти (фиг.!), Данные поступают на вход 64 блока 2 в инвертированном виде, восстанавливаются элементом НЕ 82 и стробируются

20 сигналом по входу 65 на элементе

И 76. Запись данных в блок 16 обеспечивается блоком 2 управления и в случае появления "I" на входе 64 при значении сигнала на входе 65 — "I

25 При этом на выходах 68 и 69 должны быть установлены сигналы: "1" (данные) и "0" (чтение-запись). Блок 2 управления должен обеспечить чтение содержимого блока 16 оперативной па30 мяти при поступлении на вход 63 (сигнала Чтение дефектных регистров" (ЧТ ДР)), Таблица истинности блока 2 управления имеет следующий вид.

Блок 3 адресации (фиг.3) работает следующим образом.

Вначале производится установка в исходное состояние. По. сигналу "1"

40 ("Сброс" ), поступающему на вход 48, "О" с выхода элемента ИЛИ-НЕ 105 производит сброс триггеров 103 и 104 в нулевое состояние.

Сброс счетчика 101 производится

45 1, поступающей íà ere. вход установки с выхода элемента И 100, на один вход которого приходит "1" с инвертирующего выхода триггера 104, который находится в нулевом состоянии. на другом входе элемента И 100 образуется следующим образом. На входе 65 — "О" при отсутствии стробов ввода и вывода. Этот сигнал инвертируется элементом НЕ 94, проходит через элемент ИЛИ 92 и через элемент

И 99, на другом входе которого "1" с входа 47 при. отсутствии сигнала сброса оперативного накопителя (СБР.ОН} на этом входе, и подается на другой

7 1564693 8 вХод элемента И 100. В результате советчик 101 не меняет своего состояния. По команде СБР.ОН на вход 47 поступает "0", который взводит триггер 103 и закрывает элемент И 99, что

5 приводит к снятию сигнала сброса со с 1етчика 101, счетчик готов к перес1ету. "1" с выхода триггера 103 поступает на выход 66 и проходит через элемент ИЛИ 89, что разрешает прохождение синхросигнала с входа 38 через элементы И 97 и (1ЛИ 9! на вход э емента И 98, на других входах котор го имеются "1" с выхода элемента

И И 90 и с входа 70. Элемент И 98 отк ывается и на счетном входе счетчик 101 появляется синхросигнал. С выхода счетчика 101 на выход 71 и на в од дешифратора 102 поступает после- 20 д вательность кодов адресов накопител блока 16.

После опроса последнего адреса блока 16 срабатывает дешифратор 102, н выходе которого появляется сигнал 25 передним фронтом которого триггер 103 устанавливается в нулевое состояние (в случае, если к этому времени снят сигнал "0" команды СБР,ОН с входа 70). Сброс триггера 103 при- 30 в9дит к снятию разрешения на поступление синхроимпульсов на счетный вход с1етчика 101 (по цепям элемента ИЛИ

89 и элемента И 97). Счетчик 101 прек1 ащает изменять свои состояния. Сня— т е "0" с входа 47 сопровождается по— явлением на нем "1", которая пропускает "1" на вход сброса счетчика 101

J с выхода элемента НЕ 94 (на его входб "0" с входа 65) через элементы 40

ИЛИ 92, И 99 и 100 (на другом входе элемента И 100 — "1" с выхода триггера 104, находящегося в нулевом сос" таянии), Счетчик 101 сбрасывается, В рабочем режиме на входе 41 — 45 частота поля fq, на входе 65 — последовательность импульсов положительной полярности, на входе 70 — "1", на входах 63 и 48 — "0", на входе 47—

"l", триггеры 103 и 104 — в нулевом состоянии. Импульсы f поступают на один вход элемента И 96, на другом входе которого — "1" с выхода элемента НЕ 93 (на его входе — "0", так как на входе 63 — "0"), С выхода элемента И 96 импульсы частоты fq через элемент ИЛИ 91 поступают на один вход элемента И 98, на другом входе которого — "1" с входа 70. После прихода положительного импульса на вход 65 он через элемент

ИЛИ 90 поступает на третий вход элемента И 98, на выходе которого появляется серия импульсов частоты Яп, которая поступает на счетный вход счетчика !01.

"1" с входа 47 поступает на один вход элемента И 99, на другом входе которого удерживается "1" с выхода элемента ИЛИ 92 до тех пор, пока на входе 65 — "0". "1" с выхода элемен— та И 99 проходит через элемент И 100 на вход сброса счетчика 101. Таким образом, пока на входе 65 — "О", счетчик 101 удерживается в состоянии сброса. После прихода "l" на вход 65 на входе сброса счетчика 101 появlt 1t ляется 0, а на счетном входе — серия импульсов частоты fä, Счетчик начинает пересчет.

После снятия "1" с входа 65 на выходе элемента И 100 устанавливает(! !1 ся 1, которая сбрасывает счетчик 101.

В режиме чтения дефектов (ЧТ.Д) на входе 63 — "!", на входе 38 — серия синхроимпульсов, на входе 65

"О", на входе 70 — "1" до появления дефекта и "0" — нри дефекте, на входах 47 и 48 — "1" до "0" соответственно. "1" с входа 63 через элемент

ИЛИ 89 проходит на один вход элемента И 97, синхроимпульсы с входа 38 через элементы И 97 и ИЛИ 91. поступают на вход элемента И 98, на втором входе которого — "1" с выхода элемента ИЛИ 90 (на его входе — "1" с входа 65), на третьем входе элемента

И 98 — "1" с входа 70. С выхода открытого элемента И 98 синхроимпульсы поступают на счетный вход счетчика 101.

"1" с входа 63 через элемент НЕ 95 устанавливает триггер 104 в единичное состояние, что приводит к появлеtt tI нию 0 на его инвертирующем выходе, закрытию элемента И 100 и снятию "1" команды "Сброс" с входа счетчика 101.

Счетчик начинает перебор адресов, который продолжается до появления 0" на входе 70. При появлении "1" на входе 70 счетчик возобновляет перебор адресов накопителя блока 16. Окончание перебора адресов происходит по сбросу счетчика 101 при срабатывании дешифратора !02, который через элемент ИЛИ-НЕ 105 сбрасывает триггер

1564693!

104. Сигнал "1" с выхода триггера 104 обеспечивает сброс счетчика 101. Таким образом, в режиме ЧТ.ДР блок 3 адресации циклически формирует коды адресов накопителя блока 16, осуществляя останов при поступлении- на вход 70 "1" сигнала Фл,Дф (" Флаг дефекта"). При этом на выходе 72 циклически появляется сигнал СБР.310. !

О

Переключатель 4 (фиг.5) работает следующим образом.

В исходном состоянии на его входах 42 и 43 — положительные импульсы низкой (1,5 Гц) H BblcoKQH (1,5 кГQ) частот соответственно. На входах 44 и 45 — "0" и "1" соответственно, на входе 46 — "1",на входе 72 — "1", . триггер 117 — в нулевом состоянии, при этом на выходе 63 — "0", При выполнении режима ручного опроса на входах 44, 45 и 46 — комбинация сигналов "1", "0" и "1" соответственно. При этом на выходе 63 появляется импульсный сигнал частоты 25

1,5 Гц. При выполнении режима ускоренного опроса дефектных регистров (ДР) на входах 44, 45 и 46 — комбинация логических сигналов 010. При этом срабатывает триггер 117 и сигнал час- 30 тоты 1,5 кГц появляется на выходе 63, пройдя элементы И 115 и 114 и элемент ИЛИ 116. После прихода отрицательного импульса на вход 72 триггер

117 сбрасывается и на выходе 63 устанавливается "0".

Перед началом работы устройства производится установка блоков устройства в исходное состояние подачей

"1" на вход 48. При этом происходит 40 сброс счетчика 22. "1" через элемент

ИЛИ 12 проходит на вход одновибратора 27, на выходе которого появляется отрицательный импульс, устанавливающий триггер 17 в нулевое состояние. Подается "!" на вход 48 блока 3 адресации, в котором происходит сброс триггеров 103 и 104 в нулевое состояние (фиг.3).

Затем производят сброс блока 16 оперативной памяти подачей и снятием

"1" (сигнала СБР.ОН) на вход 47, откуда "1" поступает на вход блока 3 адресации, который производит перебор кодов адреса оперативного накопителя блока 16 на выходе 71 выдаются сигналы СБР.310 и OBH.ОН с выходов 72 и 66, Эти сигналы соответственно производят установку триггера 117 переключателя 4 и запуск в режим

СБР.ОН блока 2, который устанавливает "0" на выходе 67 данных и "0"— на выходе 68 (команда "Запись" ), на выходе 69 блока 2 управления — "0" (при наличии "0" на его входе 65 и

"}" на его входе 37). Таким образом, на входе данных накопителя блока 16 — "0", включен режим "Запись", накопитель выбран ("0" — на выхо" де 69 блока 2), производится перебор адресов, т.е. происходит очистка (запись нулевых данных) в блок 16 оперативной памяти, Затем производится выбор режима работы блока 1 формирования данных.

"1" на входе 33 соответствует режиму

"Байт", когда производится ввод последовательных друг за другом по длине страницы одинаковых байтов данных, поступающих на вход 34 данных.

"1" на входе 33 соответствует режи1у "Тест", когда с выхода блока 1 формирования данных подается циклическая последовательность из восьми

"0" и восьми "!".

Для работы в режиме "Байт" необходимо занести байт в блок 1, для чего кратковременно подают на вход

35 "1", которая стробирует занесение информации с входа 34.

При проведении любого из режимов работы устройства на входе 32 присутствует импульсный сигнал |Конец цикла" (КЦ}, частота которого определяет период подачи сигналов в тестовой последовательности, на входе 34 постоянно присутствует байт вводимой информации, на вход 36 приходит импульсный сигнал регенерации данных (Реген.Д), на входы 38, 41-43 поступают последовательности импульсов синхронизации частоты f 1,5 Гц, и

1,5 кГц соответственно, на входах

44 и 45 -команда отсутствия опроса дефектных регистров (код О1), на входе 46 — "l", на входе 47 — "1" (нет сброса ОН), на входе 48 — "0" (нет сброса), на входе 49 — "0" (сигнал

ДР), на входе 53 — "0" (индикация сигнатуры), на входе 55 — последовательность импульсов синхронизации сигнатурного анализатора 31. Сигналы на входах 50, 51, 53 и 54 определяют режим индикации сигнатурного анализатора 31.

Режим ввода информации начинается с подачи сигнала "Пуск". При этом

1564693

l2 на входе 37 поянляется "О", на входе 46 удерживается "1", а на входе

39 — последовательность положительных импульсов, на входе 40 — "0", йа входе 52 появляется последователь 1ость импульсов управления сигнатурйым анализатором, а на выходе 60 сигйатурного анализатора 31 — инверти1 ованная последовательность импульсов !О управления блоком l формирования

Данных.

В зависимости от выбранного по ходу 33 режима блок начинает выавать информационную последователь ость, которая проходит через элемент

1 6 на выход 56 устройства для ввода !е в объект контроля (доменную память).

Поскольку на входе 40 в режиме вода — "О", то "1" с выхода элемен1 а НЕ 18 закрывает ключ 13 (его выход третьем состоянии), на одном из нхоов компаратора 14 — "О" (через реистор 24), В этом режиме на вход 25 4 подан "0" (информация из объекта е выводится), поэтому на другом входе компаратора 14 также "О". Ключ 13 реализован на сумматоре по модулю

Два, т.е. при сонпадении сигналов

«1а его входах на выходе компарато" ! а 14 — "О". На входе 64 блока 2— также "0" с выхода элемента И 10, на йходах 66, 37 и 63 блока 2 — также !О". В этом случае блок 2 формирует

35 н1а своих выходах команду управления режимом чтения накопителя блока 16 блок 16 предварительно обнулен), По !кольку в этом случае на входе данных цлока 16 — "0", а на входе синхрони- 40 зации триггера 17 также "0" с выхода элемента И 7, то с инверсного ныхода триггера 17 на вход 70 блока 3 ад1!есации поступает "О", на вход 38

Приходит синхроимпульс, а на вход

65 — импульсный сигнал строба ввода.

При этом на его выходе появляется последовательность адресов накопителя блока 16. Таким образом, в режиме "Ввод" идет чтение предварительно обн уленного накопителя блока 16.

В режиме "Вывод" на входы устройства приходят те же сигналы, что и

При вводе, отличие лишь в том, что на в ходе 39 — "О" (строб ввода отсутстнует), а на входе 40 — последователь55

íocTb положительных импульсов строба вывода, на входе 54 — информационная последовательность, снимаемая с доменной памяти. При выводе устройство антоматически сравнивает зту информацию с введенной и результаты несравнения заносит н виде единичных флагов дефекта в ячейки накопителя блока !6 по адресу, определяющему номер дефектного бита в информационной последовательности.

Вывод информации на вход 54 устройства осуществляется в стробе вывода, т.е. тогда, когда на входе 40"1". При этом бит информации с входа 54 проходит через открытый элемент

И 8 на вход компаратора 14, на другом входе которого через ключ 13, который открыт, — "0" с выхода элемента НЕ 18 (в стробе вывода на входе 40 — "l"),.появляется последовательность с выхода блока l формирования данных, введенная ранее в объект и являющаяся эталонной.

При несравнении выводимого бита с соответствующим эталонным на выходе компаратора 14 появляется "1", которая проходит на вход 64 блока 2.

При этом на его выходах устанавливается набор команд для осуществления записи "1" (флага дефекта) в накопи-. тель блока 16 по соответствующему адресу.

По окончании режима Вывод" на входе 40 устанавливается "О", закрывающий через элемент НЕ 18 ключ 13, на входе 54 появляется "О" (нет инфор мации), на входе 37 появляется "1" (снимается команда "Пуск" ), а на входе 46 - отрицательный импульс сигнала "Стоп". При этом переключатель

4 пропускает первый импульс с входа 43 на выход 63 переключателя 4 и далее на соответствующие входы блока 2 и блока 3, а также на вход элемента И 7. Блок 2 устанавливает режим опроса накопителя блока 16, а блок 3 осуществляет перебор его адресов. Через открывшийся элемент И 7 на синхровходе триггера 17 появляются синхроимпульсы с входа 38, которые осуществляют взнедение триггера 17 в единичное состояние по первому встретившемуся при опросе накопителя блока 16 флагу дефекта. На прямом выходе триг" гера 17 появляется единичный сигнал, который через элемент НЕ 19 просчитывается счетчиком 22. Нулевой сигнал с инвертирующего выхода триггера 17 останавливает блок 3 адресации и прекращает тем самым опрос накопи!

4 !

1564693

35 теля блока 16. Следующий импульс с выхода 63 переключателя 4 производит сброс триггера 17 через элемент ИЛИ 12 и одновибратор 27, происходит запуск блока 3 по снятию "О" с его .входа 70 и останов по появлении следующего флага дефекта в накопителе блока 16.

Таким образом, по сигналу "Стоп" происходит автоматический опрос со!

0 держимого накопителя блока 16, а счетчик 22 накапливает количество дефектов в выводимой информации, которое через открытый коммутатор 23 передается па выход 57 устройства для индикации.

Лля выявления адресов флагов дефектов производится ручной опрос содержимого накопителя блока 16. При этом на вход 49 кратковременно подается "1", переключающая вход коммутатора 23 на выход блока 3. При каждом опросе на входах 44 и 45 переключателя 4 устанавливается код 10 и на его выходе 63 появляется "1", ко- 25 торая производит опрос накопителя блока 16 с пониженной частотой 1,5 Гц.

При опросе происходит останов перебора. адресов с блока 3 и появление кода адреса дефекта на выходе 57.

При непрерывном ручном опросе коды адреса сменяются на выходе 57 с частотрй 1,5 Гц. При прерывистом опросе можно осуществить ручной останов в нужный момент.

В устройстве использован сигнатурный анализатор 31, который позволяет получить на выходе 58 сигнатуру (свертку) выводимой информационной последовательности. Выходная информационная последовательность доменной памяти состоит иэ периодически повторяющихся фрагментов, характеризующих ее состояние. Каждый бит фрагмента характеризует состояние on- 45 ределенного регистра доменной памяти в определенный момент времени. Устройство может обеспечить два режима получения сигнатуры — полная сигнатура (характеристика объекта) и сигнатура регистра объекта.

В режиме получения полной сигнатуры на входе 52 — последовательность импульсов окна анализатора 31 (в окне анализатор производит свертку), на входе 53 — "0", на входах 54 и

55 — информационная и синхронизирующая последовательности ° "0" с входа

53 инвертируется элементом НЕ 21 и через элемент 2И-ИЛИ 30 открывает элементы И 8 и 9, через которые на соответствуюшие входы анализатора 31 поступают сигналы с входов 54 и 55 устройства. Сигнатура с выхода анализатора 31 поступает на выход 58 устройства.

В режиме получения сигнатуры реr»стра объекта на входе 50 устанавливается код регистра, который заносится в регистр 29 по команде с входа 54. На входе 53 — "1", на входах

52, 54, 55 — соответствующие последовательности. При работе в режиме вывода компаратор 15 при совпадении номера регистра, введенного в регистр

29, и адреса с выхода блока 3 выдает положительный импульс, который открывает элемент 2И-ИЛИ 30, отпирающий элементы И 8 и 9. На входах 73 и 75 анализатора 3! появляются информационные импульсы и импульсы синхронизации только в моменты времени, соответствующие появлению информации из определенного регистра объекта.

При этом на выходе 58 устройства получается сигнатура регистра доменной памяти. Использование сигнатурного анализатора 3! и логики выбора реги стра позволяет диагностировать состояние регистра хранения накопителя на ЦМД по его сигнатуре, что повышает полноту и достоверность контроля.

Предлагаемое изобретение позволяет решить задачу выявления и локализации дефектных накопительных регистров доменной памяти аппаратными средствами, что повышает быстродействие устройства.

Формула изобретения

Устройство для контроля доменной памяти, содержащее блок формирования данных, первый компаратор, блок оперативкой памяти, элементы НЕ с первого по четвертый и ключ, о т л и ч а ю щ е е с я тем, что, с целью повышения достоверности контроля и увеличения быстродействия устройства, в него введены второй компаратор, элемент 2И-ИЛИ, регистр, элементы И с первого по шестой, сигкатурный анализатор, коммутатор, счетчик, триггер, элемент задержки, переключатель, блок управления оперативкой памятью, блок адресации, первый и второй одновибраторы, первый и второй элементы

15б4693

|б

ИЛИ, пc pBbIH H втоpUи ре .З истоph! при чем счетный вход и с первого по третий управляющие входы блока формирования данных являются соответственно первым счетным и с первого по третий управляющими входами устройства, информационный вход блока формирования данных является первым информационным входом устройства, первый и второй стробирующие входы блока формиро-! вания данных соединены соответственно

,с выходом третьего элемента НЕ и уп, равляющим выходом сигнатурного анали затора, информационный выход которого является первым информационным выходом устройства, синхровход блока формирования данных подключен к выходу первого элемента И, а выход — к пер вому входу второго элемента И, второй

1 вход которого и первый вход первого элемента ИЛИ подключены к первому стробирующему входу устройства, второй вход первого элемента ИЛИ, вход первого элемента НЕ, первый и второй входы элемента 2И-ИЛИ соединены с вторым стробирующим вхоцом устройства, выход первого элемента ИЛИ соединен с входом третьего элемента НЕ, с первым входом первого элемента И и со стробирующими входами блока управления.оперативной памятью и блока адресации, второй вход первого элемента

И и счетный вход блока адресации подключены к второму счетному входу устройства, первый и второй информацион ные вхоцы, с первого но третий управляющие входы переключателя являются соответственно третьим и четвертым счетным, четвертым, пятым и шестым управляющими входами устройства, синхровход блока адресации, первый вход третьего элемента И и вход элемента задержки подключены к синхровходу устройства, первый управляющий вход блока управления оперативной памятью, управляющий вход коммутатора, управляющий вход регистра и объединенные третий вход элемента 2V. â€ È и вход четвертого элемента НЕ являются соответственно с седьмого по десятый управляющими входами устройства, входы сброса блока адресации и счетчика и первый вход второго элемента

ИЛИ подключены к первому установочному входу устройства, вход данных регистра и первый вход четвертого элемента И являются соответственно вторым и третьим информационными входами

55 устройства, четвертый и пятый входы элемента 2И-ИЛИ и стробирующий вход сигнатурного анализатора соединены с третьим стробирующим входом устройства, первый вход пятого элемента И является вторым синхровходом устройства, выход второго компаратора соединен с шестым входом элемента 2ИИЛИ, выход которого подключен к вторым входам четвертого и пятого элементов И, выходы которых подключены соответственно к информационному и тактовому входам сигнатурного анализатора, выход второго элемента И, к которому подключен информационный вход ключа, является вторым информационным выходом устройства, управляющий вход кпюча подключен к выходу первого элемента НЕ, а выход — к первому входу первого компаратора, соединенному через первый резистор с шиной нулевого потенциала, второй вход первого компаратора соединен с выходом четвертого элемента И и через второй резистор — с шиной нулевого потенциала, выход первого компаратора непосредственно, а выход элемента задержки через первый одновибратор соединены соответственно с первым и вторым входами шестого элемента И, выход которого подключен к входу данных блока управления оперативной памятью, второй. управляющий вход которого, второй вход третьего элемента И, первый управляющий вход блока адресации и BTGpoH вход второго элемента ИЛИ. подключены к выходу переключателя, первый управляющий выход блока адресации соединен с третьим управляющим входом блока управления оперативной памятью, второй управляющий выход — с установочным входом переключателя, а адресный выход — с адресным входом блока оперативной памяти, с информационным входом коммутатора и с первым входом второго компаратора, второй вход которого подключен к выходу регистра, выходы данных, управления режимами чтения-записи и управляющий выход блока управления оперативкой памятью соединены соответственно с входами данных, управле- ния режимами чтения-записи и управляющим входом блока оперативной памяти, выход которого соединен с входом данных триггера, синхровход которого подключен к выходу третьего элемента И, выход второго элемента ИЛИ че—!

1564693 реэ второй одновибратор соединен с входом сброса. триггера, неинвертирующий выход которого через второй элемент НЕ соединен со счетным входом счетчика, выход которого подключен к второму информационному входу коммутатора, выход которого является выходом индикации устройства, инвертирующий выход триггера подключен к второму управляющему входу блока адресации, выход четвертого элемента НЕ подключен к седьмому входу элемента

2И-ИЛИ, вход управления сбросом оперативной памяти блока адресации является вторым установочным входом устройства.

ЧТ.ДР ОБН.ОН

Сигнал

ЧТ-ЗП

Режим блока 16

Данные (выход 67) иг2

0

0

1

0

1

0

1

Информация с вы хода элемента

И 76

1

1

1

0

0

0

Чтение

Запись

Запись

Чтение и

II

И

«ев

1564693

1564693

Составитель В. Гордоиова

Редактор М. Петрова Техред М,Дидык Корректор И. Муска

Заказ 1164

Тираж 488

Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", г. Ужгород, ул. Гагарина, 101