Устройство для вычисления обратной величины нормализованной двоичной дроби

 

Изобретение относится к вычислительной технике и может быть использовано в быстродействующих устройствах. Целью изобретения является повышение быстродействия. Устройство содержит регистр 1 аргумента, вычитатель 3, матричный умножитель 5, блок 2 памяти, мультиплексор 4. Вычисление обратной величины происходит путем получения разности между старшей и младшей частями аргумента и двукратного умножения этой разности на коэффициент. 1 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (5()5 С 06 F 7/52

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К ASTOPCHOMV СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР (21) 4490690/?4-24 (22) (4. 10. 88 (46) 23.05. 90. Бюл. № 19 (71) Институт кибернетики им. В.M.Ãëóøêoâà АН УССР (72) M.Â.cåìîòþê, В.Д. Троц, Я.E.ÂHçîð и А.П.Леонтьев (53) 681.325(088.8) (56) Авторское свидетельство СССР № 1125623, кл. 6 06 Р 7/38, 1983.

Авторское свидетельство СССР

¹ 1335985„ K . G 06 Е 7/38, 1986.

„,Я0„„156 344 А1

2 (54) УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ ОБРАТНОЙ ВЕЛИЧИНЫ НОРМАЛИЗОВАННОЙ ДВОИЧНОЙ.

ДРОБИ (57) Изобретение относится к вычисли- тельной технике и может быть использовано в быстродействующих устройст- вах. Целью изобретения является повышение быстродействия. Устройство содержит регистр 1 аргумента, вычитатель 3, матричный умножитель 5, блок

2 памяти, мультиплексор 4. Вычисление обратной величины происходит путем получения разности между старшей и младшей частями аргумента и двукратного умножения этой разности на коэффициент. 1 ил.

1566344

Изобретение относится к вычислительной технике и может быть использовано для быстрого вычисления обратной величины нормализованной двоич5 ной дроби в быстродействующих ариАметических устройствах.

Цель изобретения — повышение быстродействия устройства.

На чертеже приведена схема устройства для вычисления обратной неличины, Устройство содержит регистр 1 аргумента, блок 2 памяти, ннчитатель 3, мультиплексор 4, матричный умножитель S вход 6 логического нуля.

В устройстве вычисление обратной величины производится по следующим соотношениям:

А=-=(X-1 Х) К К

D

t где 13 — аргумент нормализованная двоичная дробь (0,5 (

Х вЂ” старшая —, часть аргумента с

25

20 нулями в младших разрядах; п Х вЂ” младшая вЂ, часть аргумента с

2 нулями в старших разрядах;

К вЂ” коэффициент, соответствующий значению старшей части аргумента Х, предварительно вычисляется, используя гвардейСкую итерацию", Х

1 где — коэффициенты гвардейской итерации .

Чтение коэффициентов 1(из блока и памяти осуществляется старшими вЂ, раз2

° рядами Х аргумента.

Устройство работает следующим об- 45 разом.

В регистр I аргумента заносится операнд D, с выходя регистра 1 аргумента старшая часть Х операнда D поступает на вход блока 2 памяти, на выходе которого выдается коэффициент К. Одновременно с.таршая часть Х п операнда D подается на старшие—

2 разряды входов уменьшаемого нычитатеП ля 3, а на младшие — разряды входов 55 уменьшаемого вычитателя 3 подается уровень логического нуля с шины 6 логического нуля. Младшая часть g Х опеи ранда 1) подается на младшие -, разря2 ды входов вычитаемого нь читателя 3, а и на старшие вЂ, разряды нходон нычитае2 мого нычитателя 3 подается уровень логического нуля с шины 6 логического нуля. С выходя внчитателя 3 полученное значение Х- Х через первый вхоц мультиплексора подается на п входных разрядон входи первого множимого матричного умножителя 5. На п разрядов второго множимого матричного умножителя 5 поступает значение коэффициента К с выхода блока 2 памяти. В результате операции умножения в выходной регистр матричного умножителя S записывается число (Х—

-N) К, которое через второй вход мультиплексора поступает на п входных разрядов входа первого множимого матричного умножителя S, второе множимое которого остается без изменения.

В результате второй операции умножения в выходной регистр умножителя 5 заносится число (X - 5,Х) ° К К, т.е. обратная величина аргумента.

Ф о р м у л а и 3 о б р е т е н и я

Устройство для вычисления обратной величины нормализованной двоичной дроби, содержащее регистр аргумента, вычитатель и матричный умножитель, причем вход логического нуля устройства соединен с входами младших и/2 разрядов уменьыаемого и входом второго разряда ннчитаемого вычитателя, вход n/2 младших разрядов вычитаемого которого соединен с выходом n/2 младших разрядов регистра аргумента, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия, в него введены блок памяти и мультиплексор, выход которого соединен с входом первого сомножителя матричного умножителя, вход второго сомножителя которого соединен с выходом блока памяти, адресный вход которого соединен с выходом п/2 старших разрядов регистра аргумента и входом п/2 старших разрядов уменьшаемого вычитателя, вход первого и n/2 старших разрядов вычитаемого которого соединен с входом логического нуля, выход вычитателя соединен с первым информационным входом мультиплексора, ВторОи инйормационный ВХОД кОторого соединен с выходом матричного умножителя.