Устройство для деления

 

Изобретение относится к вычислительной технике и может быть использовано при построении универсальных и специализированных цифровых вычислительных машин. Целью изобретения является упрощение устройства. Эта цель достигается тем, что в устройстве содержатся три регистра 4, 8, 10, сумматор 9, группа 3 элементов И-ИЛИ, блок 2 формирования знака, блок микропрограммного управления 12, элемент И 5 и элемент ИЛИ 6. 1 ил.

„.Я0„„1552 1

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

«5 ) С 06 Р 7/52

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н А BTGPCH0IVIY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР (21) 4457700/24 — 24 (22) 11.07.88 (46) 23.03.90.„Бюл. К - 11 (71) Таганрогский радиотехнический институт им. В.Д. Калмыкова (72) В.Е. Золотовский и P.Â. Коробков (53) 68 1.325(088.8) (56) Авторское свидетельство СССР

И - 251934, кл . G 06 P 7/52, 1968.

Дроздов Е.А., Комарницкий В.А., Пятибратов А.П. Многопрограммные цифровые вычислительные машины. — М.:

Военное издательство MO СССР, 19749 с. 254-255, рис. 85.

2 (54) УСТРОЙСТВО ДЛЯ ДЕЛЕНИЯ (57) Изобретение относится к вычислительной технике и может быть использовано при построении. универсальных и специализированных цифровых вычислительных машин. Целью изобретения является упрощение устройства. Эта цель достигается тем, что в устройстве содержатся три регистра 4, 8, 10, сумматор 9, группа 3 элементов И-ИЛИ, блок 2 формирования знака, блок микропрограммного управления 12, элемент

И 5 и элемент ИЛИ 6. 1 ил..1552210

Изобретение относится к вычислительной технике и предназначено для использования в цифровых вычислительнык машинах различного назначения.

Целью изобретения является упрощение устройства.

Применяемый алгоритм: 20,, -у, если 20, -у 0 ) (20;,, если 20;, -у (О j 0, если 20, — у <О>

11, если 20; у .0 где О; — очередной остаток у — делитель

Z, — очередной разряд частного

На чертеже приведена схема устройства. 20

Устройство содержит вход i делимого, блок 2 формирования знака, группу 3 элементов И-ИЛИ, второй регистр

4, элементы И 5 и ИЛИ 6, вход 7 делителя, первый регистр 8, сумматор 9, 25 третий регистр 10, выход 11 частного, блок 12 микропрограммного управления, вход 13 запуска, выход 14 готовности частного, входы 15 и 16 знака делимого и делителя и выход 17 знака частного.

В регистре 4 могут выполняться ,микрооперации: "Сброс" (по сигналу

С,), "Сдвиг™ (по сигналу C4) и "3aпись" (управляется сигналом, формируемым в элементах И 5 и ИЛИ 6) . За35 пись в регистр 8 управляется сигналом С,. Инверсия знакового разряда сумматора 9 управляет входом элемента И 5 и как текущий разряд частного 40 поступает на вход Di регистра 10. В последнем. реализуется микрооперация

"Сдвиг" на 1 разряд в сторону старших разрядов" по сигналу С . При сдвиге в очищающийся младший 45 разряд заносится код с вхдда

D<. Управляющие сигналы С< -С и с%гнал готовности частного формируются в блоке 12 микропрограммного управления, который запускается сигналом

50 запуска С

Устройство работает следующим образом, Перед началом операции деления сигналом С регистр 4 сбрасывается в ноль. Во втором такте на входы 7 подается делитель по сигналу С< делитель записывается в регистр 8. В

Р третьем такте на входы 1 подается делимое х, С =О, х проходит на входы регистра 4 и по сигналу С записыва6 ется в него. Третий такт завершает подготовительные операции и с четвертого такта начинается собственно деление. Так как циклы формирования частного идентичны, рассмотрим выполнение i-ro цикла давления.

Первый такт цикла ° Из регистра 4 на сумматор 9 поступает 20,,, из регистра 8 — делитель у со знаком минус.

В сумматоре 9 формируется разность

20,, -у. По завершении формирования разности подается сигнал С . Если разность положительная, сигнал С . проходит на вход "Запись" регистра 4 и в последнем имеем RG4=20;, -У=О; .

Одновременно в младший разряд регистра 10 записывается код 1 (Z.. 1) . !

Если разность отрицательна, сигнал

С не проходит через элемент И 5 и имеет RG4=20,, =О . Одновременно в младший разряд регистра 10 записывает ся код О (Z = О) .

Второй такт цикла. По сигналу С содержимое регистра 4 сдвигается влево, RG4=20;, На этом цикл завершен.

После выполнения и циклов в регистре 10 имеем частное, формулаизобретения

Устройство для деления, содержащее три регистра, сумматор, группу элементов И-ИЛИ, блок формирования знака, блок микропрограммного управления, элемент И и элемент ИЛИ, первый вход которого соединен с выходом элемента И, вход делителя устройства соединен с информационным входом первого регистра, выход второго регистра соединен с первым информационным входом сумматора, выход разрядов результата которого соединен с первыми входами элементов И-ИЛИ группы, выход которой соединен с информационным входом второго регистра, вход делимого устройства соединен с вторыми входами элемента И-ИЛИ группы, третьи входы которых соединены с первым выходом блока микропрограммного управления, второй выход которого соединен с входом разрешения записи первого регистра, вход разрешения сброса второго регистра соединен с третьим выходом блока микропрограммного управления, четвертый и пятый выходы которо1552

Составитель Н.Маркелова

Редактор О.Юрковецкая Техред Л.Сердюкова Корректор C.×åðíè

Тираж 559

Подписное

Заказ 332

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", г.Ужгород, ул. Гагарина, 101

ro соединены с входами разрешения сдвига второго и третьего регистров соответственно, входы знаков делимого и делителя соединены с первым и вто рым входами блока формирования зна5 ка, выход которого является выходом знака результата устройства, выход третьего регистра соединен с выходом частного устройства, вход запуска уст-10 ройства соединен с одноименным входом блока микропрограммного управления, шестой выход которого соединен с выходом готовности частного устройства, о т л и ч а ю щ e e с я тем что с целью упрощения устройства, инверсt

210 6 ный выход первого регистра соединен с вторым информационным входом сумматора, инверсный выход знакового разряда которого соединен с входом сдвига третьего регистра и первым входом элемента И, второй вход которого соединен с входом разрешения сдвига третьего регистра, второй вход элемента ИЛИ соединен с седьмым выходом блока микропрограммного управления, второй выход которого соединен с инверсными входами. элементов И-ИЛИ группы, выход элемента ИЛИ соединен с входом разрешения записи второго регистра.