Буферное запоминающее устройство

 

Изобретение касается запоминающих устройств и может быть использовано для построения подсистем ввода цифровых изображений, (цель изобретения) устройств предварительной обработки ЦИ, устройств преобразования координат элементов массивов с матричной организацией. Цель изобретения состоит в повышении надежности и быстродействия буферного запоминающего устройства за счет уменьшения емкости дополнительных блоков памяти и количества обращений к ним при переадресации элементов изображения. Устройство содержит блоки 1, 2, 3 памяти, счетчики 4, 5 адреса, мультиплексоры 6, 7, сумматоры 8, 9 блок 10 управления, регистры 11, 12, счетчики 13, 14, мультиплексоры 15, 16. Достижение цели обеспечивается использованием кусочно-линейной апроксимации кривых геометрического преобразования изображений и рекуррентных формул для вычисления преобразованного адреса, когда составляющие текущего преобразованного адреса находятся путем сложения составляющих предыдущего преобразованного адреса с соответствующими поправками, которые постоянны для каждого линейного участка апроксимирующей ломаной преобразования. Это позволяет уменьшить количество поправок до числа линейных участков ломаных преобразования, а обращение к дополнительным блокам памяти за поправками производится только при переходах с одного линейного участка на другой. 3 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР (s>)s G 11 С 19/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4468796/24-24 (22) 01.08.88 (46) 15.06.90. Бюл, ¹ 22 (72) В.В.Веселовский и В.М.Гриць (53) 681 237 6(088 8) (56) Авторское свидетельство СССР № 1119077, кл. 6 11 С 19/00, 1984.

Авторское свидетельство СССР № 1124379, кл. G 11 С 19/00, 1984, „„5U„„1571679 А1 (54) БУФЕРНОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО (57) Изобретение касается запоминающих устройств и может быть использовано для построения подсистем ввода цифровых изображений (ЦИ), устройств предварительной обработки ЦИ, устройств преобразования координат элементов массивов с матричной

1571679

10, организацией. Цель изобретения — повышение надежности и быстродействия буферного запоминающего устройства за счет уменьшения емкости дополнительных блоков памяти -и количества обращений к ним при переадресации элементов изображения. Устройство содержит блоки 1 — 3 памяти, счетчики 4 и 5 адреса, мультиплексо ры 6 и Т, сумматоры 8 и 9, блок 10 управления, регистры 11 и 12, .счетчики 13 и 14, мультиплексоры 15 и 16. Достижение цели обеспечивается испол ьзова ни ем кусочнолинейной аппроксимации кривых геометрического преобразования изображений и (Изобретение относится к вычислительной технике и может быть применено для построения устройств ввода изображений в цифровом виде в системы обработки.

Цель изобретения — повышение надежности и быстродействия БЗУ.

На фиг. 1 показана структурная схема устройства; на фиг. 2 — функциональная схема блОка управления режимом; на фиг, 3— функциональная схема допалнительнага блока памяти.

Буферное запоминающее устройство содержит основной блок 1 памяти (БОП),первый 2 (БДП1) и второй 3 (БДП2) дополнительныее блоки памяти, счетчик 4 адреса записи (СчА»п), счетчик 5 адреса чтения (СчАчт), мультиплексор 6 адреса столбца (МХАХ" ), мультиплексор 7 адреса строки (MXAy"), сумматор 8 адреса строки (А ) сумматор 9 адреса столбца (А,), блок 10 управления режимом, регистр 11 преобразованного адреса строки (РгАу"), регистр 12 преобразованного адреса столбца (PrAx ), счетчик 13 элементов изображения с одинаковыми поправками по координате строки . (СчПу ), счетчик 14 элементов изображения с одинаковыми поправками по координате столбца (СчП,, мультиплексор 15 преабраэ) зуемых адреса строки (MXAy Р), мультиплекП сар 16 преобразуемых адреса столбца (МХАХ Р), вход 17 заявки записи (заявка

ЗАП), вход 18.заявки чтения (заявка IT), вход 19 режима записи с преобразованием (ЗАП с Пр), вход 20 режима чтения с преобразованием (ЧТ с Пр), вход 21 записи режима (Зап,реж.), вход 22 режима загрузки (ЗАГР), вход 23 заявки загрузки (Заявка

ЗАГР), вход 24 начальной установки (НУ), входы 25 данных (ДВх), выходы 26 данных (ДВых), входы 27 адреса загрузки (А»гр.), входы 28 данных загрузки (Д»,р.). Блок 10 рекуррентных формул для вычисления преобразованного адреса, когда составляющие текущего преобразованного адреса находятся путем сложения составляющих предыдущего преобразованного адреса с соответствующими поправками, которые постоянны для каждого линейного участка аппроксимирующей ломаной преобразования. Это позволяет уменьшить количество поправок до числа линейных участков ломаных преобразования, а обращение к дополнительным блокам памяти за поправками производится только при переходах с одного линейного участка на другой, 3 ил. содержит вход 29 конца цикла первого допалнительного блока памяти (КЦ ДП1), вход

30 конца цикла второго дапалнительнага блока памяти (КЦ ДП2), вход 31 конца цикла основного блока памяти (КЦ ОП),выход 32 режима основного блока памяти (ЗамЧт ОП) и выход 33 разрешения выбора первого дапалнительнага блока памяти (РВ ДП1),выход

34 разрешения выбора второго дополнительного блока памяти (PB ДП2),выход 35 разрешения выбора основного блока памяти (РВ ОП), выход 36 режима дапалнительных блоков памяти (ЗамЧт ДП), выход 37 выбора мультиплексоров преобразуемого адреса (Выб.MXA Р), выход 38 записи регистров (Зап PrA"), выходы 39 и 40 мадификации счетчиков элементов изображения (+1СчПу, +1СчПх), выходы 41 и 42 переносов счетчиков элементов изображения (Перенос

20 СчПу), и (Перенос СчПх).

Блок 10 содержит триггер 43 разрешения преобразования при записи (ТРПЗ), триггер44 разрешения преобразования при чтении (ТРПЧ), триггер 45 операции блоков

25 2 и 3 дополнительной памяти (ТОпДП), триггер 46 фиксации переноса счетчика 13 (ТП1), триггер 47 фиксации переноса счетчика 14 (ТП2), триггер 48 операции основного блока 1 памяти (ТОПОП), триггер 49 разре30 шения выбора первого дополнительного блока 2 памяти (ТРВ ДП1), триггер 50 разрешения выбора второго дополнительного блока 3 памяти (TPB ДП2), триггер 51 разрешения выбора основного блока 1 памяти (ТРВ ОП), с первого па четвертый элементы

И-ИЛИ 52-55. с первого па тре ий элементы

И 56-58.

Блоки 2 и 3 содержат накопитель 59, регистр 60 и мультиплексор 61 адреса, вход40 ной 62 и выходной 63 регистры данных, узел

64 синхронизации, включающий в себя ре157 б 79

5 l0

40

55 гистр 65 сдвига, генератор 66 импульсов. элемент И-ИЛИ 67, с первого по третий элементы И 68-70 и с первого по четвертый элементы НЕ 71-74.

Поставленная цель достигается за счет уменьшения емкости дополнительных блоков памяти благодаря использованию кусочно-линейной аппроксимации кривых преобразования изображения и рекуррентных формул для вычисления преобразованного адреса. При вычислении текущего адреса по рекуррентной формуле он определяется как сумма предыдущего преобразованного адреса и поправки. Кусочно-линейная аппроксимация кривых преобразования позволяет при заданной точности аппроксимации выделить линейные участки, которые характеризуются постоянством поправок к преобразованным координатам (адресам) предыдущих weментов изображения. При условии сохранения предыдущего преобразованного адреса и поправок нет необходимости обращения к дополнительным блокам памяти за очередными поправками. В этом случае обращение к дополнительным блокам. памяти за новыми поправками производится при переходах с одного линейного участка ломайой преобразования на другой.

Использование двух регистров предыдущего преобразованного адреса па каждой из координат позволяет избежать обращения к дополнительным блокам памяти до тех пар, пока элемент изображения находится на линейном участке аппроксимирующей ломаной. Два счетчика элементов позволяют определить моменты окончания линейных участков и необходимость обращения за очередной поправкой.

Мультиплексоры преобразуемых адресов осуществляют выбор на входы сумматоров либо исходных aqpecoa с мультиплексоров координат, ллба предыдущего преобразованного адреса в зависимости ат нали.ия режима преобразования при обращении к

БЗУ, Функции этих элементов являются необходимыми для достижения поставленной цели, Устройства работает следующим образом, До сеанса работы производится установка в нуль регистра 65 сдвига блоков 2 и

3, а затем осуществляется загрузка дополнительных блоков 2 и 3 памяти поправками у и х {по координатам столбцов и строк).

Для этого на вход 22 ЗАГР подается сигнал, который устанавливает триггер 45 в состояние, соответствующее записи в блохи 2 и 3.

При этом на выходе 36 ЗапЧтДП появится сигнал, соответствующий операции записи.

Адрес ячейки дополнительных блоков 2 и 3 памяти подается на входы 27 Аза р, а данные — на входы 28 @earp вместе с сигналом на входе 23 Заявка ЗАГР. Совпадение сигналов с выхода триггера 45 и Заявки ЗАГР на входах элементов И-ИЛИ 52 и 54 обеспечивает установку триггеров 49 TP8 ДП1 и 50

ТРВ ДП2 в состояние разрешения выбора первого 2 и второго 3 дополнительных блоков памяти, В результате на выходах 33 РВ

ДП1 и 34 РВ ДП2 появляются сигналы, обеспечивающие выбор блоков 2 и 3. Эти сигналы через элемент И-ИЛИ 67 поступают на вход синхронизации регистра 65, так как после установки в нуль регистра 65 на выходе элемента HE 71 присутствует единичный сигнал. Регистр 65 сдвига находится в режиме записи, TBK как при отсутствии сигнала на выходе 33(34) и первом выходе регистра

65 на выходе элемента И 70 присутствует единичный сигнал. В результате в регистр

65 записывается единица в первый разряд, после чего регистр 65 единичным сигналам с первага своего выхода переводится в режим сдвига. Одновременно этот же сигнал запись;вает данные с входов 28 в регистр 62 и адрес с входов 27 в регистр 60, так как при отсутствии сигнала на выходе 37 в режиме загрузки устройства выбираются входы 27 адреса загрузки. Появление единичного сигнала на первом выходе регистра 65 приводит к пропаданию единичного сигнала на выходе элемента И 70 и появлению единичного сигнала на выходе элемента НЕ 74, который помимо установления режима сдвига регистра 65 разрешает поступление импульсов генератора 66 через элемент

И-ИЛИ 67 на вход синхронизации регистра

65. Эти импульсы сдвигают единицу из первага разряда в старшие. Пропадание единичнага сигнала на первом выходе регистра

65 не приводит к установлению режима записи, так квк для этага необходимо еще атсутствие сигнала на выходе 33(34). Па окончании записи слова сигналы на входе

29 КЦ ДП1 и входе 30 КЦ ДП2 с выходов блоков 2 и 3 сбрасывают триггеры 49 и 50, Указанная последовательность сигналов подается и формируется да тех пар, пока не закончится загрузка блоков 2 и 3. После загрузки устройство переводится в рабочее состояние, дпя чего производится установка режима работы и исхаднага состояния блока 10 управления режимом. Устанавливаемый режим работы зависит от комбинации сигналов на входах 19, 20 и 21, а сигналом на входе 24 НУ триггеры 46 и 47 устанавливаются в состояние, саатветству1571679 щее наличию переносов счетчиков 13 и

4.

Режим записи с преобразованием и чтеия без преобразования.

Для установки этого режима на входы

19 и 21.подаются единичные сигналы, а на вход 20 — нулевой. При этом триггер 43 ТРПЗ

;устанавливается в единичное состояние, триггер 44 ТРПЧ вЂ” в нулевое, а триггер 45, ТОЛДП сбрасывается сигналом на входе 21 Зап.реж., тем самым устанавливается опе рация чтения для блоков 2 и 3 дополнитель(НОЙ памяти, Первая заявка ЗАП, пос гупи вшая HB вход 17, устанавливает триггер 48 ТО ОП в состояние. соответствующее записи в ос; HoBHoM блок 1 памяти, и, пройдя через II8p

,вый 52 и третий 54 элементы И-ИЛИ, ! устанавливает триггеры 49 ТРВ ДП1 и 50 ТР В ДП2 в состояния, соотве-гстВующие Вы бору блоков 2 и 3. Сигнал на выходе 32

Обесп8чиВает Выбор счетчика 4 Азап мульти; плексорами 6 МХА> и 7 МХАуи, В результате . в выходные регистры 63 блоков 2 и 3 из

; ячеек, определяемых координатами Ах и

Ау", заносятся коды поправок координатам столбцов и строк и кодь. количества элементов изображения на первых линейных у1аст:ax ломаной преобразования, которые затем заносятся в счет 1ики 13 и 14 по ".игналам KOHLIB циклов Обращения HB Bxo, .1Bx 29

КЦДП1 и 30 КЦДП2, также cbpBCBIBBIO-щим триггеры 49 и 50 и устанавливающим (через второй элемент И-ИЛИ 53) триггер 5.", ТРВ ОП. На выходе четвертого элемента

M-ИЛИ 55 появляется сигнал 37 Выб.МХА Р, Г1 обеспечивающий выбор мультиплексорами ,15 л 16 выходов регистров 11 Рг Ау" л 12 Рг

А-„",В результате на выходах сумматоров 8 и

9 появляются значения преобразованных координат Ах и Ау, образующих адрес записи данных на входах 25 в основной блок

1 памяти. Б конце цикла обращения к блоку 1 сигналом на шлне КЦ ОП сбрасывается триггер 51 ТРИ ОП и одновременно этот сигнал проходит через второй элемент И 57., формируя сигнал 38 Зап Рг А", котооыи записывает в регистры 11 и 12 коды с Выходов сумматоров 8 и 9 соответсгвенно. Так как триггеры 46 и 47 сбрасываются сигналами на входах 29 и 30, то сигн;1Л на выходе 38 проходит через первый 56 и третий 58 элементы И на выходы 39 и 40, модифицируя счетчики 13 и 14.

При записи следующего элемента изображения обращение к дополнительным блокам 2 и 3 памяти блокируются, так как триггеры 46 и 47 сброшены, В этом случае заявка ЗАП на шине 17 проходит Терез пятую группу входов второго элемента И-ИЛИ

52, так как триггер 43 ТРПЗ установлен в единицу, а триГГеры 46 и 47 — В -,чь, и устДнавливаеттриггер 51 ТРВ OO B единицу, разрешая тем самым Обращенив к основному блоку 1 памяти. Адр8с ячейки памЯти блока 1 формируется сумматорами 8 и 9 иэ слагаемых, хранящихся в регистрах 11 и 12 и р81 истрах ДОполнитальных басков 2 и д памяти, Сигналом на входе 31 триггер 51

В О1П c6pBcывается и Одновременно фор

10 мируются сигналь1 модификации счетчикоВ

13 и 14 на шинах 39 и 40. По окончании линейного участка на одной из ломаных IГреобразованиЯ соответствующий триггер

46 или 47 фиксации переноса устанавливается в единицу, разрешая установку в единицу одного из триггеров 49 или 50, тем самым Г1роиэводится обращение к одному из блокОВ 2 или 3 Г1ри наличии сиГнала на шин8 17, При чтении данных из блока 1 В этом режиме мультиплексоры 6 и 7 выбирают Bbt ходы счетчика 5 адреса чтения, мультиплексори 15 и 16 подключают к входам сумматоров 8 и 9 вместо выходов регистров

11 и 12 выходы мультиплексоров 6 и 7, т.е, выходы счетчика 5 адреса чтения. Сигнал с

Входа 18 проходит чЕрез входы второй групсброс коToporo осуществляется в конце цикла обращения к блоку 1 сигналом на входе 31

КЦ ОП.

Режим записл без преобразования и чтения с преобразованием.

Для установки это о режим- на входе 19

ЗАП с Пр подается нулевой сигнал, а на входах 20 и 21 — единичные. При записи

40 данных в блок 1 сигнал на входе 17 Заявка

ЗАП сразу же устанавливает В единицу триггер 51 TPB ОП, так как на входах первой группы входов Второго элемента И-ИЛИ 53 совпадают единичные сигналы Заявка ЗАП и с нулевого выхода триггера 43 ТРПЗ, при этом обращение к дополнительным блокам

2 M 3 памяти блокируется нулевым сигналом с г:ервого выхода триггера 43 ТРПЗ. На выходе 32 выб. МХА появляется ериничный сигнал, а на выходе 37 Выб. MXA — нуле1л вой,При такой комбинации сигнаг1ов мультиплексоры 6 и 7, 15 и 16 Выбира от выходы счетчика 4 Аз >, Код адреса записи суммируется с нулевыми кодами с выходов блоков 2 и

3, так как нулевой сигнал на выходе 37 блокирует выдачу содержимого выходных pel.MсТроВ блоков 2 и 3, т.е. на адресных Входах основного блока 1 памяти присутствует код адреса записи с выходов счетчика 4, п ы Второго элемента И-ИЛИ 53, так как три ГИ гер 44 ТРПЧ установлен В нуль, и устанавливаеттриггер51 ТРВ ОП в единицу, 10

55

При чтении сигнал с входа 18 Заявка ЧТ при первом обращении эа данными к блоку

1 проходит через первый 52 и третий 54 элементы И-ИЛИ, так как триггеры 46 и 47 установлены в единичное состояние сигналом с входа 24 НУ, и триггер 49 TPR ДП1, а также триггер 50 ТР B ДП2 устанавлива стся в единичное состояние, разрешая чтение поправок из блоков 2 и 3. На выходе 37 Выб, MXA Р появляется единичный сигнал из-за

ПР совпадения единичных сигналов с первого выхода триггера 44ТРПЧ и с второго выхода триггера 48 ТОРОП, Содержимое регистров

11 и 12 (при первом чтении — нулевое) суммируется с поправками с выходов блоков 2 и3 на сумматорах 8 и 9. Сигналами на шинах

29 КЦ ДП1 и 30 КЦ ДП2 триггеры 49 и 50 сбрасываются, а триггер 51 ТРВ ОП через второй элемент И-ИЛИ 53 устанавливается в единицу, разрешая обращение к блоку 1.

Одновременно в счетчики 13 и 14 записываютсяя значения количества элементов изображения на текущих линейных участках ломаной преобразования, а триггеры 46 и 47 сбрасываются. При последующих обращениях к устройству за данными чтение поправок блокируется и используется старое содержимое выходных регистров блоков 2 и

3 до тех пор, пока не появится хотя бы один из сигналов на шинах 41 и 42. Содержимое счетчиков 13 и 14 каждый раз модифицируется по сигналу на шине 31 КЦ ОП, который, проходя через второй элемент И 57 обеспечивает запись преобразованного адреса чтения в регистры 11 и 12, формируя сигнал на шине 38 Зап Pr А", а этот сигнал в свою очередь проходит через элементы И 56 и 58, формируя сигналы на выходах 39 и 40.

В режиме записи без преобразования, устанавливаемого при нулевых сигналах на входах 19 и 20 и единичном на входе 21, запись производится аналогично записи в режиме без преобразования и чтения с преобразованием, чтение — аналогично чтению в режиме записи с преобразованием и чтения без преобразования.

Формула изобретения

Буферное запоминающее устройство, содержащее основной блок памяти, информационные входы и выходы которого являются соответственно входами и выходами данных устройства,.счетчик адреса записи и счетчик адреса чтения. счетные входы которых являются входами соответственна требования записи.и требования чтения устройства и подключены соответственно к входу сигнала записи и входу сигнала чтения блока управления режимом, мультиплексор адреса столбца и мультиплексор

40 адреса строки, первый и второй дополнительные блоки памяти, сумматор адреса строки и сумматор адреса столбца. первые информационные входы которых подключены к первым информационным выходам соответственно первого и второго дополнительных блоков памяти, первые адресные входы и информационные входы которых объединены и являются соответственно входами адреса загрузки входами данных загрузки устройства, вторые адресные входы первого и второго дополнительных блоков памяти подключены к выходам соответственно мультиплексора адреса столбца и мультиплексора адреса строки, управляющие входы которых подключены к входу задания режима основного блока памяти и к соответствующему выходу блока управления режимом, входы задания режима первого и второго дополнительных блоков памяти объединены и подключены к соответствующему выходу блока управления режимом, первые информационные входы мультиплексора адреса столбца и мультиплексора адреса строки подключены к первым выходам соответственно счетчика адреса записи и счетчика адреса чтения, вторые выходы которых подключены к s;орым информационным входам соответственно мультиплексора адреса строки и мультиплексора адреса столбца, выход конца цикла основного блока памяти, вход разрешения выбора основного блока памяти подключены с соответствующим входу и выходу блока управления режимом, вход начальной установки, вход заявки загрузки, вход режима загрузки, вход режима записи, вход режима чтения с преобразованием и вход режима записи с преобразованием блока управления режимом являются одноименными входами устройства, выходы сумматора адреса строки и сумматора адреса столбца подключены к первому и второму адресным входам основного блока памяти, о т л и ч а ю щ е е с я тем, чта, с целью повышения надежности и быстродействия, оно содержит первый и второй регистры, первый и второй счетчики, первый и второй мультиплексоры преобразуемых адресов, управляющие входы которых подключены к входам выдачи данных первого и второго дополнительных блоков памяти и к соответствующему выходу блока управления режимом, первые информационные входы первого и второго мультиплексоров преобразуемых адресов подключены к выходам соответственна первого и второго регистров, входы записи которых объединены и подключены к соответствующему выходу блоха управления режимом, информацион1571679 ные входы первого и второго регистров подключены к выходам соответственно сумматора адреса строки и сумматора адреса столбца, вторые входы которых подключены к выходам соответственно первого и второго мультиплексоров преобразуемых адресов, вторые информационные входы которых подключены к выходам соответственно мультиплексора адреса строки и мультиплексора адреса столбца, информационные входы первого и второго счетчиков подключены к вторым выходам соответственно первого и второго дополнительных блоков памяти, выходы конца циклов и вхо5 ды разрешения выбора которых являются соответствующими входами и выходами блока управления режимом, счетные Входы и выходы переноса первого и второго счетчикОВ яВляются соответствующими Выхода10 ми и Входами блока управлениЯ режимом.

15716 г9

)ra(u) нг а! зз(л) . Составитель С.Шустенко, Техред М.Моргентал Корректор А.Обручар

Редактор М.Петрова

Производственно-издательский комбинат "Патент". г. Ужгород. ул.Гагарина, 101

Заказ 1517 . Тираж 487 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., 4/5