Буферное запоминающее устройство

 

Изобретение относится к вычислительной технике и может использоваться в вычислительных системах, устройствах цифровой обработки сигналов, цифровых звуковоспроизводящих устройствах, в качестве линии задержки с перестраиваемой задержкой и позволит эффективно использовать объем памяти, а также расширить функциональные возможности. Целью изобретения является расширение области применения устройства за счет организации циклического последовательного доступа к ячейкам блока памяти. Буферное запоминающее устройство содержит блок памяти 1, дешифратор считывания 5, дешифратор записи 6. Введение в устройство трех счетчиков 2, 3, 4, двух блоков сравнения 7,8, двух элементов И 9,10 и триггера 11 позволило производить в одном массиве одновременно запись и считывание, т.е. более эффективное использовать память и расширить функциональные возможности. 1 ил.

СОЮЗ СОИ=ТСИИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК (51) 5 С 11 С 19/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А ВТОРСНОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМ

ПРИ ГКНТ СССР (21) 4450336/24-24 (22) 27.06.88 (46) 28.02.90. Бюл. К - 8 (72) А.П. Гавриленко (53) 681 ° 327 ° 6 (088.8) (56) Пестряков В.Б., Кузнецов В.Д.

Радиотехнические системы. М.: Радио . и связь, 1985, с. 194.

Патент СНА Ф 4571703, кл. С 11 С 7/00, опублик, 1980. (54) БУФЕРНОЕ ЗАПОМИНА01ЦЕЕ УСТРОЙСТВО (57) Изобретение относится к вычислительной технике и может использоваться в вычислительных системах, устройствах цифровой обработки сигналов, цифровых звуковоспроизводящих устройствах, в качестве линии задержки с перестраиваемой задержкой и поз„„SU„„1547031 А 1

2 валит эффективно использовать объем памяти, а также расширить функциональные воэможности. Целью изобретения является расширение области применения устройства за счет организации циклического последовательного доступа к ячейкам блока памяти. Буферное запоминающее устройство содержит блок 1 памяти, дешифратор 5 считывания, дешифратор 6 записи, Введение в устройство трех счетчиков

2,3,4, двух блоков 7,8 сравнения, двух элементов И 9,10 и треггера 11 позволило производить в одном массиве одновременно и запись, и считывание, т.е. более эффективно испольэовать память и расширить функциональные возможности. 1 ил.

1547031

Изобретение относится к вычислительной технике и может быть использовано в вычислительных системах, устройствах цифровой обработки информации, цифровых звуковоспроизводящих устройствах и в качестве линии задержки с перестраиваемой задержкой.

Цель изобретения - расширение области применения устройства за счет организации циклического последовательного доступа к ячейкам блока памяти.

На чертеже изображена функциональная схема предлагаемого устройства.

Устройство содержит блок 1 памяти, счетчики 2-4, дешифратор 5 считывания, дешифратор 6 записи, блоки 7 и

8 сравнения, элементы И 9 и 10 и триггер 11, 2G

Устройство работает следующим образом.

По переднему фронту сигнала установки счетчики 2 и 3 устанавливаются в нулевое состояние, в счетчике- 4 младший разряд устанавливается в единичное состояние, а остальные разряды — в нулевое. По приходу стробов считывания и записи счетчики 2 и 3 подсчитывают их, осуществляя тем са1 мым совместно с дешифраторами последовательный доступ к ячейкам блока памяти. Показания счетчика 4 всегда будут на единицу больше показаний счетчика 3, что достигается с помощью начальной установки. Показания счетчиков 3 и 4 сравниваются с показаниями счетчика 2 с помощью блоков 7 и

8 сравнения соответственно. При совпадении показаний блока сравнения генерируют сигнал нулевого уровня, который запретит поступление стробов записи или считывания в зависимости от того, какой блок сравнения выработал сигнал запрета. Сигнал запрета с помощью элемента И исключает возможность срабатывания счетчиков от поступающих стробов, а также является сигналом управления для внешних устройств. Органиэация запретов позволяет исключить ситуацию, когда будут считываться ячейки, в которые не была записана информация, а также запись в те ячейки, из которых информация не была считана.Триггер 11 служит для сохранения информации в шине данных до прихода следующего строба записи И. В триггере

11 отпадает необходимость, если информация в ячейки блока памяти будет записываться по переднему фронту сигнала выборки, который поступает с дешифратора 6..Ячейки памяти могут быть выполнены в виде D-триггера, имеющего вход синхронизации по переднему фронту синхроимпульса.

Предлагаемое устройство требует одного запоминающего устройства, общий объем памяти которого в L раз меньше по сравнению с общим объемом двух запоминающих устройств, служащих отдельно для записи и отдельно для считывания. Коэффициент L может быть различным в зависимости от средней скорости Ч, записи и средней скорости V считывания. Сравним оба эти устройства. Возьмем случай, когда скорость V3 записи и скорость Чс считывания величины постоянные и Vz больше V,, тогда для первого устройства объем I памяти, необходимый для буферизации информации

I будет равен

I, = TV где Т вЂ” длительность непрерывного поступления информации. Для предлагаемого устройства необходимый объем

I2 памяти будет ЕН

Т Т (ЧЗ Че) 9 тогда

Чз (Чз а для случая, когда V больше V имеем:

В формуле для определения I появляется цифра 2 за счет того, что необ-ходимо иметь два массива памяти для одновременной записи и считывания.

Таким образом, налицо более эффективное использование памяти.

Предлагаемое устройство позволяет организовать пересечение во времени процессов записи и считывания, причем выборка ячеек блока памяти осуществляется последовательно и циклически, что позволяет в одном массиве памяти производить опновременно и запись и считывание, чfA приводит

1547о к более эффективному использованию памя-;и.

1О

20

Составитель В. Чеботова

Техред М.Ходанич Корректор М. Кучерявая

Редактор А. Ревин

Тираж 482

Подписное

Заказ 83

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", .г.ужгород, ул. Гагарина,101

Формула изобретения

Буферное запоминающее устройство, содержащее блок памяти, дешифратор считывания, дешифратор записи, первая группа адресных входов блока памяти соединена соответственно с выходами дешифратора считывания, вторая группа адресных входов блока памяти соединена соответственно с выходами дешифратора записи, информационный вход блока памяти является информационным входом устройства, о т л и ч а ю щ е е с я тем, что, с целью расширения области применения устройства за счет воэможности циклического последовательного доступа к ячейкам блока памяти, в устройство введены три счетчика, два блока сравнения, два элемента И и триггер, информационный вход которого соединен с информационным входом устройства, вход записи триггера соединен с первым входом первого элемента И и является входом записи устройства, второй

31 6 вход первого элемента И соединен с выходом первого блока сравнения и является входом запрета записи устройства, выход триггера соединен с входом записи блока памяти, входы дешифратора считывания соединены с выходами первого счетчика, с первыми входами первого и второго блоков сравнения, вторые входы второго блока сравнения соединены с входами дешифратора записи и с выходами второго счетчика, установочный вход которого соединен с установочными входами первого и третьего счетчиков и является установочным входом устройства, второй вход первого блока сравнения соединен с выходом третьего счетчика, счетный вход которого соединен с счетным входом счетчика и выходом первого элемента И, счетный вход первого счетчика соединен с выходом второго элемента И, первый вход которого соединен с выходом второго блока сравнения и является входом запрета считывания устройства, второй вход второго элемента И является входом считывания устройства.