Устройство для контроля оперативной памяти

 

Изобретение относится к вычислительной технике и может быть использовано при тестировании оперативной памяти. Целью изобретения является повышение достоверности контроля. Устройство для контроля оперативной памяти содержит блок синхронизации 1, счетчики 2, 3, 4, регистр 6, первый 7 и второй 8 компараторы, мультиплексор 9, блок вывода 10, ключ 12, проверяемый блок памяти 13. Введение в устройство счетчика 5 и блока 11 памяти микрокоманд позволяет генераторную часть устройства реализовать микропрограммно на основе ПЗУ, причем при формировании теста использовать комбинации различных областей ПЗУ. 1 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИНЕСКИХ

РЕСПУБЛИК (05 6 11 С 29/00

ГОСУДАРСТВЕННЫЙ КОМИТЕТ пО иЗОБРетениям и ОткРытиям

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4465426/24-24 (22) 26,07.88 (46) 15.06.90. Бюл. К 22 (71) Специальное конструкторско-технологическое бюро физического приборостроения с опытным производством Института физики АН УССР (72) В.Е.Мартыненко и Л.Е,Хорин (53) 681.327.6 (088:8) (56) Авторское свидетельство СССР

М 1256099, кл. G 11 С 29/00, 1985.

Авторское свидетельство СССР

N 1302325, кл. G 11 С 29/00, 1985 (54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ОПЕРАТИВНОЙ ПАМЯТИ

50„„1571685 А1 (57) Изобретение относится к вычислительной технике и может быть использовано при

t естировании оперативной памяти. Цель изобретения — повышение достоверности контроля. Устройство для контроля оперативной памяти содержит блок 1 синхронизаии, счетчики 2,3 и 4, регистр 6, первый 7 и торой 8 компараторы, мультиплексор 9, лок 10 вывода, ключ 12, проверяемый блок

l3 памяти. Введение в устройство счетчика

5 и блока 11 памяти микрокоманд позволяет генераторную часть устройства.реализовать микропрограммно на основе ПЗУ, причем при формировании теста использовать ком, бинации различных областей ПЗУ, 1 ил.

15 71685

Изобретение относится к вычислительной технике и может быть использована для контроля оперативных запоминающих устройств с произвольной выборкой.

Цель изобретения — повышение досто- 5 верности контроля" устройства .

На чертеже представлена структурная схема устройства для контроля оперативной памяти.

Устройство содержит блок 1 синхрони- 10 зации, c первого Ilo четвертый счетчики 2 — 5, р81истр 6, первый 7 и BTopQA 8 KQM!lepBTQры, мультиплексор 9, блок 10 вывода, блок

11 памяти микракаманд,ключ 12,проверяемый блок 1!3 памяти и входы-выходы 14 — 26. l 5

В качестве блока 11 испальзуетея ПЗУ, Блок 1 обеспечивает формирован;е двух взаимасмещенных паследОвательнастей импульсов и мажет быть выполнен на основе генератора и элемента задержки, 20

Разрядность счетчиков 2 и 3 должна быть равной разрядности адресного входа блока

13, Счетчик 3 должен быть реверсивным, Устройства для контроля оперативной памяти работает следующим образам. 25

По команде "Пуск", поступающей на вход 25 устройства, включается блок 1 и устанавливается в начальное cQCTQB!Ièe блок 10. На выходах блока 1 появляются 30 сме ценные одна относительна другой последовательности импульсов. Причем импульсы, иосупающие на вход разрешения записи регистра 6 и счетные входы с етчиКоВ 4 и 5,опережают импульсы, приходящие 35 на счетные входы счетчиков 2 и 3.

Номер теста определяется кадом, поступающим с входа 26 на ст" ðøèå адресные разряды блока 11. 40

По импульсам, приходящим из блока 1 на вход разрешения записи регистра 6, микракаманды из блока 11 заносятся в регистр

6, Адрес микракаманды теста определяется значениями счетчиков 4 и 5, выходы кото- 45 рых подключены соответственна к младшим и средним адресным входам блока 11. При акой организации управления адресными входами блока 11 поле памяти.микракаманды разбивается на зоны, Зоны теста апре- 50 деляются кодом, поступающим с входа 26 устройства на старшие адресные разряды блока 11. Все микрокоманды выбранного теста должны находиться в данной зоне. В свою очередь зоны тестов разбиваются на 65 более мелкие зоны циклов. Определение зоны циклов в процессе генерации тестов осуществляется значениями счетчика 5.

Счетчик 4 определяет конкретную микрокоманду в атом цикле., Первая микракОманда люоага теста заносится в блок 11 па нулевому адресу I-ia выходах счетчиков 4 и 5, Поле каждой микракоманды разби го на три области. Первая область — аблас;:, аманд управления режимами записи.и считывания содержиT коды КОманд записи I, считывания и коды Данных, вторая Область

Область комачд",правления р8жимам формирования адреса проверяемой памяти содержит коды следующих команд. разрешения сче а счетчика З,.знак приращения счетчика 3, управления мультиплексорам 9, QBBpeLJeHIJIR сравнениЯ компаратара 8, третья — область команд управления счетчиками микракОманд сОдер?кит команды разрешения счета счстчика 4, разрешения с кета с гет-:ика 5, обнуления счетчика 4, знак приращения счетчика 5, Изменение состояний счетчиков происходит пс заднему фронту поступающих на их счетные входы импульсов, Обнуление счетчика 4 происхадлт па переднему франту паступа ащих на eI.Q входы сброса импульсов.

Рассмотрим пример генерации линейнага теста типа последовательной записи и счи: ь вания, 8 определенные области первой микрокоманды записаны .Од команды записи единицы, кад команды управления мультипг ексарам:9, обеспечивающий формирование адреса проверяемой памяти с выхода счетчика 3, кад команды приращения садер?кима -а счетчика 3 на единицу. На бг акиравачный вход кампаратора 8 поступает сигнал блокировки и поэтому на ега инфармацианам выходе формируется сигнал, разрешающий рабагу ключа 12 и кампаратора 8, Таким образом, па первой микрокоманде в первом такте теста произойдет запись единицы в первую ячейку проверяемого блока 13 памяти. Па переднему фронту импуг ьса, поступающему HB счетный вход счетчика 3, заканчивается такт записи, а содержимое счетчика 3 увеличива8-гся на единицу, Б следующем такте единица записывается ва вторую ячейку проверяемой памяти и т.д, да появления сигнала переполнения счетчика 3, Па этому сигналу происходит увеличение содержимого счетчика 5 на единицу. На этом заканчивается перВый цикл Т8сТВ, в KQTQpG!4 праизеадится запись проверяемой памяти, Па сформированному в предыдущем такте на выходах счетчиков 4 и 5 адресу из блока 1 1 извлекается сг едуюецая микрокоманда, в соответствующие области которой занесены код команды чтения единицы, код команды управления мультиплексОрОм 9, 1571685 обеспечивающей формирование адреса проверяемого блока 13 памяти с выхода счетчика 3, и код команды приращения содержимого счетчика 3 на единицу. При выполнении команды считывания на второй блокировачный вход компаратора 7 с регистра 6 приходит сигнал разрешения сравнения. По этому сигналу.сравнива.атся данные из проверяемого блока 13 памяти с эталонными данными, поступающими кз регистра б. Результат сравнения фиксируется в блоке.10 вывода. Выполнение текущей микракоманды гавтаряется до появления сигнала переполнения счетчика 3. Этим сигналом заканчивается выполнение второго цикла теста, в котором происходит считывание проверяемой памяти. После этага последует прира.цение содержимого счетчика

5 на единицу и па вновь сформированному на выходах счетчиков 4 и 5 адресу произойдет извлечение и отработка микрокаманды следующего цикла.

Последний (четвертый) цикл теста, в котором происходит считывание нуля кз всех ячеек проверяемой г.амяти, выполняется при помощи с гетчика 2.

Сигнал переполнения счет:кка 2 используется в блоке 10 для индикации информации о конце тестирования. Таким образом, для генерации теста типа последовательной записи и считывания используется четыре микрокоманды.

Рассмотрим пример генерации квадра. тичного теста типа папарной записи и считывания с полным перебором.

По алгоритму формирования данного теста необходимо провести 16 операций с парными адресами, выполняемых определенными микрокамандами: запись нуля в первую ячейку, запись единицы so вторую ячейку, считывание нуля с первой ячейки, считывание единицы с второй ячейки к т.д.

В соответствующие области первой микрокоманды занесены код записи единицы, код команды управления мультиплексором 9, обеспечивающий формирование адреса проверяемого блока 13 памяти с выхода счетчика 2, к код команды приращения счетчика 4 на единицу.

В соответствующие области второй микрокоманды занесены кад записи нуля, код команды управления мультиплексором

9, обеспечивающий формирование адреса проверяемого блока 13 памяти с выхода счетчика 3, код команды разрешения сравнения камгаратора 8 и код команды прира-. щения содержимого счетчика на единицу и т.д. во все последующие микрокоманды, Б последнюю (16) микрокоманду на ряду с другими кодами команд (записи, считыэания к т.д,) заносится код команды прирашенкя содержимого счетчика 3 на единицу и кад команды обнуления счетчика 4, Гаков чередование микрокоманд поэволяе" провести необходимые по логике формиаования теста с парой ячеек 13 праверяемсй памяти и возвратиться к первой микрокоманде, но с новым значением счет гика 3. Выполнение этой группы микрокоманд повторяется до появления сигнала переноса счетчика 3, который увеличивает содержимое счетчика 5 и рбнуляет счетчик

4. Этим сигналам заканчивается выполнение текущего цикла в данном тесте, Цикл повторяется для всех состояний счетчика 2.

Га вновь сформированному на выходах счетчиков 4 и 5 адресу из блока 11 извлекается микрокаманда, в определенные области кагарай записаны коды команд приращения содержимого сче.чика 2 и уменьшения

20 содержимого сче-;чика 5 на единицу. Эта микракаманда дает вазможность увеличить содержимое счетчика 2 и возвратиться к выполнению первой микракаманды следующего цикла.

Па сигналу переполнения счетчика 2 заканчивается выполнение теста.

Р r:ðoöåàñå формирования квадратичных тестав Возникают такты считывания и записи, в которых значения счетчиков 2 и 3

30 май памяти сч тываются соответственна камбинацки 00 к 1 1, чта мажет восприниматься как ошибка, Для исключенкя ложных ошибок мккрокаманду, прк выполнении которой возможны совпадения значений счетчиков 2 к 3, заносится код команды разрешения сравнения кампаратора 8. В сбойных тактах кампаратор 8 вырабатывает

40 сигнал, блокирующий работу компаратора 7 и ключа 12. Прк этом кампаратор 7 не производит сравнение данных и не выдает сигнал ашкбки в блок 10, а ключ.12 блокирует прохождение сигнала записи ложной информации в ячейку проверяемой памяти.

В предлагаемом устройстве для хранения различных линейных и квадратичных тестов используется ат четырех да семнадцати 16-разрядных ячеек памяти блока 11.

Это обеспечивает возможность хранения и реализации в устройстве при использовании в блоке 11, например, двух 8-разрядных микросхем постоянной памяти типа

К556РТ5 до десяти различных тестов.

Структура и редлагаемого устройства позволяет реализовать пять из девяти известных линейных тестов и все пять известных. совпадают. В этих случаях происходит обращенке к одной к той же ячейке 13 проверяемой памяти. Прк записи комбинаций типа

1 0 или 0 1 в текущую пару ячеек праверяе-

1571685 квадратичных тестов, Это обеспечивает существенное повышение полноты контроля за счет возможности использования различных типов тестов при проверке одного блока оперативной памяти.

Составитель В.Чеботова

Редактор Ы.Петрова Техред M,Ìoðãåíòàë Корректор А.Обручар

Заказ 1517 Тираж 486 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., 4/5

Производственно-издательский комбинат "Патент", r, Ужгород, ул, Гагарина, 101

Формула изобретения

Устройстзо для контроля оперативной памяти, содержащее блок синхронизации, первый, второй и третий счетчики. регистр, первый и второй компараторы, мультиплексор и блок вывода, причем вход пуска блока синхронизации является одноименным входом устройства, выход первой синхросерии блока синхронизации соедиНен со счетным входом третьего счетчика и входом разрешения записи регистра, вход останова блока синхронизации соединен с выходом переноса первого счетчика, информационный выход которого соединен с первыми информационными входами первог" компаратора и мультиплексора, вторые информацибнные входы которых. обьединены и подключены к информационному выходу второго счетчика, выход мультиплексора являе-.ся адресным выходом устройства, первый информационный вход второго компаратора является информационным входом устройства, первый выход регистра соединен с BTopblM информационным Вхо дом второго компаратора, вход первой блокировки которого соединен с выходом первого компаратора, выход второго компаратора.соединен с информационным входом блока вывода, о т л и ч а ю щ е е с я тем, что, с целью повышения достоверности контроля, в усторойство введены блок памяти микрокоманд и четвертый счетчик, причем

5 информационный вход регистра соединен с выходом блока микрокоманд, первый и второй адресные входы которого соединены соответственно с выходами третьего и четвертого счетчиков, первый счетный вход

10 четвертого счетчика соединен с выходом пеовой синхросерии блока синхронизации, второй счетный вход четвертого счетчика соединен с входом сброса третьего счетчика и выходом переноса второго счетчика, счет i 5 ный вход которого соединен со счетным входом первого счетчика и выходом второй синхросерии блока синхронизации, первый выход регистра является информационным выходом устройства, управляющий вход

20 мультиплексора соединен с вторым выходом регистра, четвер.гый выход которого соединен с входом задания режима четвертого счетчика, пятый, шестой, седьмой и восьмой выходы регистра соединены

25 соответственно с входами управления первого, второго, третьего и четвертого счетчиков,. девятый выход регистра соединен с вторым входом сбороса третьего счетчика, десятый выход регистра соединен с вторым

30 входом блокировки второго компаратора и является выходом задания режима работы устройства; вход вь.бора типа теста блока памяти микрокоманд является входом задания режима работы устройства,