Устройство для формирования тестов

 

Изобретение относится к вычислительной технике и может быть использовано при построении систем контроля и диагностики цифровых объектов. Целью изобретения является расширение области применения за счет возможности создания тестов для контроля объектов с функционально различными входами. Устройство для формирования тестов содержит генератор импульсов, три блока памяти, шифратор, блок управления, регистр сдвига, элемент четности, три шинных формирователя, два элемента И, дешифратор, два регистра, элемент ИЛИ-НЕ, преобразователь кода, инвертор, группу сумматоров по модулю два мультиплексор. В устройстве можно организовать управление по каждому из выходов устройства такими количественными характеристиками изменения сигнала, как количество переключений, частота переключений, вероятность появления сигналов "0" или "1" и т.д. Управление этими характеристиками осуществляется за счет регулирования коэффициента деления сигнала по каждому отдельному выходу устройства, который задается программно. В результате устройство становится программно-адаптируемым по отношению к объектам контроля, имеющим функционально различные входы. 3 ил.

сОюз сОВетсних

СОЦИМИСТИЧЕСНИХ

РЕСПУБЛИН

„„SU „„1573457

А1 цц G 06 F 11/26

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н А ВТОРСНОМУ СВИДЕТЕЛЬСТВУ

Щ

Устройство цпя Формирования тес тов содержит генер атор 1 импульсов, блок 2 памяти, шифратор З,.блок 4 управления, регистр 5 сдвига, элемент

6 четности, шинный формирователь 7, элемент И 8, блоки 9 и 10 памяти, цешифратор 11, регистр !2, элемент ИЛИ НЕ 13, преобразователь 14 коца, элемент И 15, элемент НЕ 16, шинный форьирователь 17, блок 18 сумматоров по модулю два, мультиппексор 19, шинный формирователь 20, регистр 21, блок

22 регистров. Устройство также имеет

ГООудАРстВенный нОмитет пО изОБРетениям и ОтнРытиям пРи п<нт сссР (2I) 4462072/24-24 (22) 18,07.88 (46 ) 23 ° 06.90 ° Бюп. № 23 (71) Вологоцский политехнический институт (72 ) А. Н. Анцреев, М. Ю. Белов, А. М. Водовоз он, В. Н. Л аби чен и А, А. Сачкон, (53) 681. 325. (088. 8) (56 ) Авторское свидетельство СССР № 866003, кл. G 06 F II/26, !980.

Авторское сницетельство СССР № !3360 13, кл . G 06 F 11/26, 1986. (54 ) УСТРОЙСТВО ДЛЯ ФОРИН ОВАНИЯ, ТЕСТОВ (57) Изобретение относится к нычислительной технике и может быть использовано при построении систем контроля и диагностики цифровых ооъектов. Целью изобретения является раСширение области применеьыя за счет возможности создания тестов для контроля. объектон с функционально различными входами. Устройство дпя Формирования

Изоб.ретение относится к вычислительной технике и может быть исполь-. зовано при построении систем контроля и диагностики цифровых объектон.

Цель изобретения — расширение области применения за счет возможности создания тестов для контроля объектов с функционально различныьи вхоцами.

На фиг. 1 изображена структурная схема устройства; на фиг, 2 - структурная схема блока управления; на фиг. 3 — структурная схема блока регистров. тестов содержит генератор импульсов, три блока памяти, шифратор, блок управления,. регистр сдвига, элемент четности, три шинных формирователя, два элемента И, цешифратор, дна регистра, элемент ИЛИ-НЕ, преобразователь кода, иннертор, группу сумматоров по модулю два, мультиплексор. В устройстве можно организовать упранление по кажцому из ныхоцон устройстваа такими количественными характеристиками изменения си гнала, как количество переключений, частота переключений, вероятность появления сигналон

"0" или "1" и т.ц, Управление этим характеристиками осуществляется за счет регулирования коэффициента деления сигнала по каждому отдельному выходу у стр ой ст н а, который з an,aåò ся программно. В результате устройство становится программно-адаптируемым по отношению к объектам контроля, имеющим Функционально различные Bxo l, 3 ил, 1573457

1вход 23 синхронизации, выход 24 состояния, информационные входы 25, группы адресных входов 26 и 27, выходы 28, выходы Ь, -Ь,„шифратора 3, выходы е -е регистра 5, выходы у4-у (блоИ ка 4, выход у7 элемента И 15.

Блок 4 управления (фиг, 2) соцержит триггер 29, элементы ИЗО и 31, ком— мутатор 32, таймер 33, элемент И 34, Блок 22 регистров (фиг. 3) содержит дешифратор 35, регистры Зб.

Преобразователь 14 может быть построен на основе микросхем типа КР 55 бРТ5, программируемой в соответствии с десятичным эквивалентом двоичного кода

Л-1, при А 6 11,2,...254}; (1)

255, при А ь (0,255, где с — цесятичный эквивалент двоич- 20 ного коца С0С1С2С3С4С5С6С7 на выходах преобразователя;

А — десятичный эквивалент двоичного кода АОА! А2АЗА4А5А6А7 на вхоцах преобразователя ° 25

Преобразователь 14 кода осуществляет преобразование кода АОА1А2АЗА4А5А6А7, поступающего на его входы, а коц

СОС1С2СЗС4С5С6С7 в соответствии с (1), Устройство работает спедующим образок, В процессе формирования испытатель ной последовательности устройство может работать в р аэличных режимах. Выбор режима работы осуществляет микро35

ЭВМ, воздействуя на устройство по ацресным входам 26 и 27, подключенным к шине адреса микроЭВМ. Причем по вхоцам 26 задается код режима работы устройства, а по вхоцам 27-ацресная ин- 40 формация. Ввод информации н устройство производится иэ микроЭВМ, шина данных соединена с информационным входом у строй ст в а 25, Синхро низ ацию это го ввода осуще ствля ет сама микРоЭВМ, Фор-45 мируя синхроимпульс, поступающий с шины управления микроЭВМ на вход 23 устройства. Низкий уровень сигнала с выхода 24 устройства оповещает микроЭВМ о протекании процесса Формирования устройством испытательной последовательности, Выход устройства 24 соединен с входом запроса прерывания шины управления микроЭВМ.

В исходном состоянии на адресных входах устройства 26 и 27 присутствует нулевой код, шина данных микроЭВМ находится в нейтральном состоянии, синхроимпульс, сопровождаюший вывод данных из микроЭВМ, отсутствует, Сигнал с выхода шифратора 3 поступает на входы выборки блоков 2 и 9, шинных формирователей 7 и 17 и на вхоц сброса регистра 12. Единичный сигнал запрещает работу укаэанных блоков, переводит их выходы в нейтральное состояние и удерживает на выходах регистра

12 нулевой код. Единичный сигнал с второго выхода шифратора 3 прихоци т на вход выборки шинного формирователя

20 и через инвертор 16 на вход выборки мультиплексора 19, При этом запрещается работа шинного формирователя 20, переводятся его выходы в нейтральное состояние и разрешается работа мультиплексора 19, С третьего выхода шифратора 3 единичный сигнал поступает .на вход выборки блока 10 и на вхоц выборки блока регистров 22, Сигнал запрещает работу блока 10 и. дешиф.Ратора 35 блока 22 (фиг, 3), С выходов дешифратора 35 единичные сигналы, поступают на входы разрешения записи

Регистров 36 и запрещают запись в них информации, На вхоце выборки регистра

21 и на входе управления режимом работы регистра 5 н исходном состоянии присутствует единичный сигнал, t oñòóпающий с четвертого, выхода шифр атор а

3. Этот сигнал запрещает работу регистра 21, переводит его выходы в нейтральное состояние и устанавливает регистр 5 н режим параллельной записи информации, Сигнал с пятого выхода шифратора 3 поступает на вхоц блока 4 управления, оттуда на вхоц выборки таймера 33 (фиг. 2). Ециничный сигнал запрещает запись информации н таймер. Сигнал, поступающий на адресный вход А таймера 33, не ока-. зывает на последний никакого .воздейст вия, так к ак на входе выбор ки т аймера присутствует сигнал высокого уровня. С выхода генератора ) импульсон сигнал по тактовому входу блока

4 управления приходит на тактовый вход счетного триггера 29 и на вторые входы логических элементов ИЗО и 31.

Элементы И24 и 25 преобразуют сигналы в две последовательности. несовпадающих во времени импульсов, которые поступают на входы ВО> В1 коммутатора 32. Сигнал с прямого выхода триггера 29 постоянно поступает на счетный нхоц таймера 33, Запуск тай5 157345 мера н режим счета производится передним фронтом сигнала, поступающего с седьмого выхода шифратора 3. В исходном состоянии сигнап имеет низкий уровень, поэтому таймер удерживается н режиме покоя, сигнал на его выходе имеет высокий уровень и на выходе элемента 34 присутствует сигнал низ ко го уровня. Единичный сигнал с выхода таймера 33 поступает на ныхоц блока.4 управления и на вход управления коммутатора 32, С управляющего выхода единичный сигнал приходит на выход состояния устройства 24 и оттуда н микроЭВМ, оповещая ее оо отсутствии процесса формирования устройством испытательной последовательности. Единичный сигнал на управляющем входе коммутатора 32 произнодит в последнем 20 подключение к выходам входов AO, Al, на которых из-за отсутствия в исходном состоянии синхроимпульса имеет место сигнал низкого уровня, Поэтому на ныходах блока 4 управления присут- 25 стнуют нулевые сигналы. В результате, н исходном состоянии в устройстве отсутствуют сигналы синхронизации, вырабатынаем|е блоком 4 управления, шифратор 3 запрещает обращение к блокам

2, 7, 9, 10, 17, 20, 2! и 22, инфор-, мация н блоках, содержащих элементы памяти, остается неизменной, Первый режим работы устройства предназначен для проведения иьыциализации таймера 33, которая осуществляется путем записи в таймер из микро3ВМ кода управляющего слона. Результатом инициализации таймера 33 является его готовность выполнять функцию однонибратора с программируемой длительностью импульса, причем запуск одновибратора производится по переднему фронту сигнала, поступающего на вход стробирования таймера 33, В пер- 45 ном режиме работы устройства микроЭВМ устанавливает на адресных входах

26 и 27 устройства соответствующие коды и выводит по шине данных на информационные входы устройства 25 код управляющего слова, Этот код поступает на информационные входы блока

4 управления и оттуда на информационные входы таймера 33. Вывод иэ микроЭВМ кода управляющего слова сопро. вождается синхроимпульсом, поступающим из микроЭВМ на вход 23 устройства и оттуда на вход синхронизации блока 4 управления. Код с адресных вхо7 6 цон 26 проходит на входы шифратора 3, который преобразует входной код. Нулевой сигнал поступает с пятого разрядного выхода шифратора 3 на адресный вход блока 4 управления и оттуда на вход выборки таймера 33. При этом разрешается запись в таймер информации, Единичный. сигнал с шестого разрядного выхода шифратора 3 поступает на вход блока 4 управления и оттуца приходит на вход А таймера 33, переводя последний н режим записи упранляющего слова, Запись кода управляющего слова в таймер 33 произноцится синхроимпульсом, поступающим на вход записи таймера с нхоца синхронизации.

Второй режим работы устройства предназначен для загрузки из микроЭВМ в таймер 33 числа циклов формирования, определяюще го длину генерируемой устройством псевдослучайной послецовательности. В этом режиме микроЭВМ устанавливает на адресные входы 26 и 27 устройства соответствующие коцы, на информационный вход 25 устройства— код числа и формирует синхроимпуль.с, поступающий на синхровход устройства.

Код поступает с адресных входон устройства на входы шифратора 3. С информационного входа 25 устройства коц приходит на информационные входы блока 4 управления и оттуда на информационные входы таймера 33. С синхровхода устройства 23 на вход синхронизации олока 4 управления приходит синхроимпульс. Шифратор 3 преобразует код, равный 010, н код, равный

1111000, отличающийся от кода в-=1111!00 исходного состояния (а=000) значением бита 1 4, низкий уровень которого разрешает запись информации в таймере 33. Загысь кода числа в таймер 33 производится синхроимпульсом, поступающим на вход, записи таймера с входа 23 синхронизации.

Инициализация таймера 33 и э,агрузка в него данных обеспечивают подготовку таймера к работе. В процессе формирования испытательной последовательности таймер 33 формирует на своем выходе сигнал длительностью

n ° Tl (2) где n — число циклов формирования испытательной посл едонательности, загруженное в таймер иэ микроЭВМ;

T1 - длительность периода сигнала на входе T таймера 33.! 573457

Третий режим работы устройства

1тредназначен дпя вывода информации йз микроЭВМ в регистры 36 блока 22, Этот режим дает возможность формиро5 рать псевдослучайную последователь-. ность с любого начального состояния, Предварительно выведенного из микроЭВМ в регистры 36; позволяет побайтно выводить из микроЭВМ на объект контроля, подключенный к выходам 28 устройства, заранее рассчитанный тест, В третьем режиме микроЭВМ устанавлиbaeT на адресные входы 26 и 27 устройсства коды, выводит на информационный вход 25 устройства байт информации, формирует синхроимпульс, проходяший по синхровходу 23 устройства на вы хор, синхронизации блока 4 управления, Коды на входах 26 и 2 7 я вляют ся адр е с-20

:ной информацией, причем в третьем режиме используются информация только двух младших битов, указывающих

; код адреса одного из регистров 36 блока 22, Остальные биты кода могут при- 25 нимать произвольные значения, С входов 26 и 27 устройства информация пос— тупает на адресные входы шифратора 3 и на входы параллельной записи регистра 5 сдвига. Шифратор 3 преобразует 30 код, Нулевой сигнал b2 с третьего разрядного выхода шифратора 3 приходит на вход выборки блока 10 и на вход выборки блока 22 регистров, к которому подключен, вход выборки дешифрато-3 ра 35 (фиг, 3). Сигнал b2 разрешает

1 работу блока 10 в режимах записи и считывания информации, а также производит выборку дешифратора 35, Единичный сигнал ЪО с первого выхода шиф-40 ратора 3 поступает на вход установки нуля регистра 12, обнуляет его и тем самым обе спечив ает единичный си гнал управления элементом И15 на выходе элемента ИЛИ-НЕ 13, Высокий уровень сигнала на первом входе элемента И15 открывает последний,цля прохождения сигнала синхронизации у5, Единичный сигнал ЪЗ с четвертого выхода шифратора 3 поступает на вход управления режимом работы регистра 5 сдвига и на вход выборки регистра 21, Сигнал

ЬЗ устанавливает регистр 5 в режим приема параллельной информации, запрещает запись данных в регистр 21 и переводит его выходы в нейтральное состояние, Байт данных, выведенных

Из микроЭВМ, проходит с информацион ных входов устройства 25 на входы блоков 10 и 22, на входы регистров 36 °

Единичный сигнал с выхода таймера 33 присутствует на входе управления коммутатора 32 и обеспечивает прохождение через указанный коммутатор синхроимпульса с входа 23 синхронизации на выходы у4 и у5 блока 4 управления.

Далее синхроимпульс в виде сигнала у4 блока 4 управления приходит на ( вход синхронизации регистра 5 и своим передним фронтом производит запись кода в указанный регистр, На выходах регистра 5 появляется код, Сигналы е0, е1 с выходов регистра 5 поступают на адресные входы блока 10 и по адресным входам блока 22 проходят на входы дешифр атор а 35, По следний в соответствии с комбинацией кода А6 производит выборку одного из регистров

36 и разрешает запись в него информации, Одновременно синхроимпульс в виде сигнала у5 блока 4 управления прсходит через элемент И15, поступает на вход упр авл ения режимом р аб оты бло ка !

О и на входы синхрснизации регистров

Зб, Синхроимпульс произ водит з апись информации и в блок 1О,и в один из регистров 36 блока 22, В результате байт информации, выведенной из микро3ВМ на информационные входы 25 ус— трайства, записывается в блоки 10 и

22, С выходов блока 22 информация поступает на выходы 28 устройства.

Таким образом, третий режим работы устройства позволяет вывести из микроЭВМ на входы объекта контроля любую предварительную последовательность сигналов. При этом подаваемая на входы объекта информация одновременно записывается в блок 1О, Четвертый режим р аботы устрой ства предназначен для одновременной з агрузки блоков 2 и 9 кодами коэффициентов деления сигнала, Величина этих кодов з адается пользователем для каждого . конкретного выхода устройства и определяется в зависимости от объекта контроля и его режима работы. Множество возможных значений кода зависит от разрядности блоков 2 и 9. Коэффициенты деления сигнала задаются для каждого из выходов устройства, поэтому объем памяти для их хранения определяется количеством выходов устройства.

Загрузка кодов в блоки 2 и 9 про.изводится следующим образом, В четвер-. 1573457

l0 том режиме микроЭВМ устанавливает на адресные входы 26 и 27 устройства коды, выводят на информационные входы

25 устройства код, формирует синхроимпульс, Код на вход:х 26 — это код четвертого режима работы устройства, а код на входах 27 является адресом ячеек блоков 2 и 9, в которые должен быть загружен код с входов 25.

l0

В результате блокам 2 и 9 разрешается работа в режимах записи и чтения, а шинным формирователям 7 и 17 разрешается передача информации, направление которой зависит от уровня сигнала 15 на входе управления укаэанных блоков.

Нулевой сигнал Ьl с второго разрядного выхода шифратора 3 приходит на вход инвертора 16, обеспечивая на его . выходе сигнал высокого уровня, и на 20 вход выборки шинного формирователя 20.

С выхода инвертора 16 единичный сигнал поступает на вход выборки мультиплексора 19 и на первый вход элемента И 8. При этом запрещается рабо- 25 та мультиплексору 19, переводятся его выходы в нейтральное состояние и открывается элемент И 8 по отношению к сигналу у5. Разрешение работы шинного формирователя 20 делает возможным 30 передачу информации с входов формирователя на его выходы, Единичныи сигнал ЬЗ с четвертого выхода шифратора

3 поступает на вход управления режимом работы регистра 5 сдвига и на вход выборки регистра 21., Сигнал ЬЗ переводит регистр 5 в режим приема параллельной информации, а выходы регистра 21 — в нейтральное состояние, Коц коэффициента деления сигнала с 40 входов устройства 25 поступает на входы шинного формирователя 17 и через блок 20 на входы шинного формирователя 7. Синхрои мпул ь с, со про вожд ающий вывод коца из микроЭВМ, приходит по 45 синхровходу устройства 23 на вход синхронизации блока 4.управления и от" туда поступает на входы коммутатора 32, Единичный сигнал с выхода таймера 33 присутствует на входе управления коммутатора 32 и обеспечивает прохождение синхроимпульса с входов коммутатора 32 на выходы у4 и у5 блока 4 управления. Далее синхроимпульс в виде сигнапа у4 блока 4 УпРавления приходит на вход синхронизации регистра 5 и своим передним фронтом производит запись параллельной информации в регистр 5. Код. с адресных входов устройства 27 записывается в регистр 5 и с его выходов приходит на адресные входы блоков 2 и 9, При наличии сигнала низкого уровня на входах управления блоков 2, 7, 9, 17 блоки 2 и 9 нахо--. дятся в режиме чтения информации, которая передается шинными формирователями 7 и 17. Одновременно в виде сигнала у5 блока 4 управления синхроимпульс йоступает на входы управления блоков 2 и 7 и, проходя через элемент

И 8, на входы управления блоков 9 и

17. При этом шинные формирователи 7 и 17 передают информацию с входов на входы-выходы, а блоки 2 и 9 принимают эту информацию в соответствующие ячейки памяти. Информация, выведенная иэ микроЭВМ, одновременно записывается в блоки 2 и 9. Таким образом, четвертый режим работы устройства позволяет установить по любому выходу устройства требуемай коэффициент деления сигнала, Пятый режим работы устройства является режимом формирования испытательной последовательности, В этом режиме устройство генерирует псевдослучайную последовательность регулируемой длины с любого зацанного начального состояния и с управляемыми по каждому из выходов устройства количественными характеристиками изменения сигнала. Поэтому прежде чем реализовать пятый режим работы устройства необходимо выполнить следующие подготовительные операции: с помощью режима

1 произвести инициализацию таймера 33. блока 4 управления; используя режим 2, загрузить в таймер 33 код числа, определяющий длину желаемой испытательной посл едов ательности; воспольэ овавшись режимом 3, загрузить в блок 22 регистров и в блок 10 желаемое начальное состояние, с которого начинается процесс формирования испытательной последовательности; применяя режим 4, загрузить в блоки 2 и 9 двоичные коды желаемых коэффициентов деления сигнала по каждому выходу устройства, Эти операции выполняются с помощью ьикроЭВМ, причем .переход от одного машинного цикла вывода к другому должен происходить через установку на адресных входах устройства 26 и 27 кода, которому соответсвует исходное состояние устройства. Это гарантирует сохг ранность информации в блоках 2, 9, 10 °

22 и 27 при переходе от одного режима

157 3457

12 работы устройства к другому, или при неоднократном повторении одного и того же режима работы. Выполнение указанных операций обеспечивает подготовь

5 ку устройства для формирования желаемой испытательной последовательности, В пятом режиме работы устройства микроЭВМ устанавливает на входы 26 и 27 соответствующие коды, Данные в этом режиме не выводятся из микроЭВМ и синхроимпульс не формируется, Нулевой сигнал b0 с первого выхода шифратора

3 поступает на входы выборки блоков

2, 7, 9 и 17, Сигнал b0 разрешает бло-15 кам 2 и 9 работу в режимах записи и чтения, а шинным формирователям 7 и

17 разрешает передачу информации, направление которой зависит от уровня сигнапа на входе управления укаэанных 20 блоков, При наличии сигнала низкого уровня на входах управления блоков 2, 7 ° 9 и 17 блоки 2 и 9 работают в режиме чтения информации, а шинные формирователи 7 и 17 передают эту инфор- 25 мацию с входов-выходов на выходы. Единичный сигнал bl с второго выхода шифратора 3 приходит на вход элемента HE

16 и на вход выборки шинного формирователя 20, переводя выходы последнего 30 в нейтральное состояние ° Сигнал Ь l формирует на выходе инвертора 16 сигнал низкого уровня, который разрешает работу мультиппексору !9 и, проходя через элемент Д 8, поступает на входы управления блоков 9 и 17. При этом блок 9 и стыкующийся с ним шинный формирователь17 переводятся на время формирования испытательной последователь,ности в режим чтения информации, ко- 40 торая затем поступает с выхода блока

17 на входы мультиплексора 19. Нулевой сигнал Ь2 с третьего выхода шифратора 3 приходит на входы выборки блоков памяти 10 и регистров 22, Сигнал 45

b2 разрешает работу. блоку 10 в режимах записи и чтения, а блоку 22 прием информации в регистры 36, С четвертого выхода шифратора 3 сигнап b3 поступает на вход выборки регистра 21 и 50 на вход управления регистра 5 сдвига.

Низкий уровень сигнала b3 разрешает работу регистру 21 и переводит в режим сдвига информации регистр 5. Единичный сигнал b4 с пятого выхода шифратора 3 запрещает запись информации в таймер 33 и делает безразличным для таймера уровень сигнала b5 на его адресном входе. С седьмого выхода ши ратора 3 единичный сигнал Ьб проходит по адресному входу блока 4 на вход стробирования таймера 33 и на второй вход элемента И 34. В исходном состоянии сигнал на выходе таймера 33 равен единице, При появлении единичного сигнала Ьб происходит запуск таймера

33 и сигнал на выходе элемента И 34 приобретает высокий уровень. Сигнал с выхода элемента И 34 поступает на выход установки н,ля блока 4 управления и оттуда на вход сброса регистра 5.

Высокий уровень сигнала устанавливает последний в нулевое состояние. По эад— нему фронту первого после появления сигнала Ьб импульса на счетном входе т ай мер а 3 3 си гн ал н а вы ход е т ай мер а принимает низкий уровень и поступает на вход управления коммутатора 32, на первый вход элемента И 34 и на выход 23 устройства, При этом в коммутаторе 32 устанавливается связь между входами и выходами, сигнал принимает низкий уровень, сигнал с выхода таймера 33 сообшает микроЭВМ о захвате ее шины данных на время формирования испытательной последовательности, Сигналы с выходов элементов 30 и

31 проходят через коммутатор 32 и в виде сигналов у4 и у5. появляются на выходах блока 4 управления. С выхода блока 4 управления сигнал у4 идет на входы синхронизации регистров 5, !2 и 21, Сигнал у5 с выхода блока 4 управления приходит на входы управления блоков 2 и 7 и на вторые входы элементов И 15 и 8, Импульсы сигналов у4 и у 5 т актируют пр оце сс фор мир ов ания устройством испытательной последовательности. Число импульсов каждого из сигналов у4 и у5 равно числу, записанному в таймер и определякаему число циклов формирования испытательной последовательности, После отсчета таймером 33 соответствующего количества тактов его выход устанавливается в "1", B результате, на выходе блока 4 управления сигналы у4 и у5 принимают нулевые значения, а сигналы уб равны "1", Установка в "0" сигналов у4 и у5 означает прекращение т актирования процесса формирования. испытательной последовательномти, Единичный сигнал с выхода 24 поступает на выход состояния устройства и оповещает микроЭВМ об окончании процесса формирования испытательной последовательности. Высокий уровень сигнала уб производит! 573457

14 сброс и нулевое состояние ныхоцон регистра 5 °

Кажцый цикл формирования разбивается на три фазы.

В течение первой фазы цикла устройство формирует на выходах регистра 5 псевдослучайный код, Формирование этого кода происходит в результате сдвига вправо информации н регистре 5 и

Одновременной 3 апи си си гнала с выхода элемента 6 четности н младший разряд р е ги стр а ° Сцни г информации . н ре ги стре происходит по переднему фронту импульса сигнала у4 ° Регистр 5 сдвига, ох а-5 ченный обратными связями, через элемент 6 четности выполняет функцию генератора псевдослучайных чисел.

В течение второй фазы цикла устройСтво формирует и записывает н регистр

21 з агрузочный байт информации, формирует на выходе элемента ИЛИ-НЕ 13 сигнал управления, устанавливает на нхо— ды шинного формирователя 7 коц текущего коэффициента деления сигнала, 25

Происходит это следующим образом. В течение нторой Фазы цикла импульс сигнала у5 отсутствует, поэтому на выходе элемента И 15 присутствует нуле— вой сигнал, который обеспечивает ра- 30 боту блока 10 в режиме чтения, Сигналы с первых двух выходов регистра 5 поступают на адресные .входы блока 10 и по ацресным входам блока 22 Проходят на входы цешифр атор а 35, I;ри этом 3 в блоке 10 происхоцит выборка и чтение содержимого соответствующей ячейки, а в блоке регистров 22 дешифратором 35 разрешается запись информа— цйи в соответснующий регистр, На од- 1р ном из выходов дешифратор а 11 уст анавлинается ециничный сигнал. Сигналы с выходов блока IO и дешифратора 11 поразрядно суммируются н сумматорах 8 пО моДулю Дна ВыхОДКОЙ восьмиразрЯД 45 ный сигнал блока 18 отличается от сигнала на выходе блока 10 только значением одного бита, номер которого указывает дешифратор 11, Сигналы с выходов сумматора 18 по модулю два посту- 5р пают на информационные входы регистра

2). Запись информации в регистр 21 происходит в период действия импульса сигнала у4, поступающего с выхода блока управления 4, Байт. информации, записанный в регистр 21, называется за-. грузочным, так как в дальнейшем предназначен дпя загрузки в блок регистров 22, Одновременно с выходов регистра 5 код поступает на адресные входы блоков 2 и 9, Из блоков 2 и 9 содержимое соответствующих ячеек памяти перецается шинными формирователями 7 и

) 7 на входы соответственно регистра 12 и мультиплексора 19, Положительным потенциалом импульса сигнала у4 на тестовом входе регистра 12 производится запись параллельной информации н регистр 12. Эта информация поступает с выходов указанного регистра на входы преобразователя 14 кода и на входы эле ме нт а ИЛИ-НЕ 1 3. Пр еобр аз он ат ел ь

l4 кода преобразует входную информацию и передает ее на входы мультиплексора 19, Элемент ИЛИ-НЕ 3, анализируя состояние выхоцон регистра 12, формирует сигнал упранления, который управляет выбором канала мультиплексора 19, и с помощью элемента И 15 упранляет записью загрузочного байта в блок регистрон 22 и н блок !0, Если сигнал управления с элемента ИЛИ-ИЕ

13 ранен нулю, на входы блока 7 в качестве кода текущего коэффициента це ления сигнала устанавливается код с выходов преобр аз он ателя 14 кода. При этом запрещается запись загрузочного байта н блок 22 регистров и н блок

lO. Если сигнал с выхода элемента

ИЛИ-HE 13 равен единице, на входы блока 7 устанавливается код с выходов шинного формирователя 17, Это код эталонного, про граммно заданного ) коэффициента дележя сигнала, xpz.íÿjttåroñÿ в блоке 9, кроме того, сигнал элемента KIH — HE, равный единице, разрешает з апись в блок 22 ре гнстрон и н блок I O.

В течение третьей фазы цикла в устройстве производится з апись н блок

2 кода текущего коэффициента деления и производится запись загрузочного байта в блок 22 регистров и в блок 10.

Происходит это следующим образом. Импульс сигнала у5 с ьыхода блока 4 управления поступает на входы управления блоков 2 и 7 и на второй вход элемента И 15. При этом блок 2 и стыкующийся с ним шинный Формирователь 7 переводятся в режим приема информации, В результате код текущего коэффициента записывается в блок 2, Одновременно импульс сигнала у5 проходит черезэлемент И 15. С выхода указанного элемента И 15 импульс поступает на вход управления блока 10 и проходит на входы синхронизации регистров 36 ° К

1573457

16 этому моменту времени на информационных входах блока 10 и регистров 36 установлен загрузочный байт информации, Он поступает на укаэанные входы с выходов регистра 21. Положительным

5 потенциалом с выхода элемента И 15 осуществляется запись в блок 10 загрузочного байта. Загрузка в блок 22 производится передним фронтом импуль- 1р, .ca сигнала с выхода элемента И 15, Информация в блоке 10 и в блоке 22 отличается от вновь сформированного загрузочного байта в регистре 21 только значением одного бита. поэтому при записи в блок 22 регистров загрузочного байта информация изменяется только на одном выходе устройства. Например, если в рассматриваемом цикле формирования испытательной последовательности на выходах регистра 5 сформировался псевдослучайный код, при сигнале на выходе элемента ИЛИ-НЕ 13, равном единице, в блоке 22 произойдет изменение информации на одном выходе. 25

Таким образом, в течение каждого цикла формирования устройством испытательной последовательности на выходах регистра 5 генерируется псевдослучайный код, под воздействием кото- Зр рого в блоках 10, 11, 18 и 21 формируется загрузочный байт информации; блоками 2, 7, 12 и 13 формируется сигнал, управляющий выбором канала мультиплексора 19 и записью загрузочного байта в блоки 22 и 10; производится запись в блок 2 кода текущего коэффициента деления сигнала, который формируется в зависимости от значения сигнала на выходе элемента ИЛИ-НЕ 13, либо преоб-4р разователем 14 кода, либо блоком 9; и в заключении цикла в случае, если сигнал на выходе элемента ИЛИ-НЕ 13 равен единице, производится запись загрузочного байта в блоки 10 и 22. В результате на соответствующем выходе устройства 28 происходит изменение информации. формул а из о бр ет ения5р

Устройство для формирования тестов, содержащее шифратор, генератор импульсов, блок управления, первый блок памяти ° дешифратор э группу суь 55 маторов по модулю два, первый регистр, блок регистров, элемент четности и регистр сдвига, группу разрядных выходов которого соединена с входами элемента четности, выход которого подсоединен к входу последовательного ввода информации регистра сдвига, первый и второй разрядные выходы которого соединены с соответственно адресным входом первого блока памяти и ад-. ресным входом блока регистров, выходы последнего являются выходами устройства,. входы управления считывания блока регистров и первого блока памяти подключены к первому входу шифратора, второй, третий и четвертый выходы которого соединены соответственно с первым, вторым и третьим входами блока управления, первый выход которого соединен с входами синхронизации регистр а сдви ra и перво ro регистр а, выходы которого соединены с группами информационных входов устройства первого блока памяти, блока управления и блока регистров, вход синхрониз ации которого объединен с входом управления режимом первого блока памяти, инфор мацио нны е входы пер во го р е ги стр а подключены к выходам сумматоров по модулю два группы, первые входы которых подключены к соответствующим входам первого блока памяти, вторые выходы сумматоров по модулю два группы подключены к выходам дешифратора, выходы генератора импульсов соединен с четвертым входом блока управления, второй выход которого подсоединен к входу сброса регистра сдвига, третий, четвертый и пятый разрядные выходы которого соединены соответственно с первым, вторым и третьим входами дешифратора, вход управления считыванием первого регистра объединен с входом управления режимом работы регистра сдвига, пятый вход блока управления является входом синхронизации устройства, третий выход блока управления является выходом состояния устройства, входы шифратора являются первой группой входов режима устройства,отличающеесятем, что, с целью расширения области применения за счет возможности создания тестов дпя контроля объектов с функци" онально различными входами, в устройство введены второй и третий. блоки памяти, три шинных формирователя, второй регистр, преобразователь кода, мультиплексор, два элемента И, элемент HE элемент ИЛИ-НЕ, вторая группа входов режима устройства соединена с входами регистра сдвига, пятый вы1573457

I8 ход шифратора подсоединен к входу выборки управления считывания первого регистра, шестой выход шифратора соединен с входами выборки второго и третьего блоков памяти, входом сброса второго регистра и входами выборки первого и второго шинных формирователей, седьмой выход шифратора соединен с входом выборки третьего шинного фор-1О мирователя и через элемент IE с входом выборки мультиплексора и первым нхоцом первого элемента И, информацион— ные входы первой группы входов муль— типлексора подсоединены к выходам первого шинного формирователя, информационные входы второй группы мультиплексора подключены к выходам преобр аз ов ателя кода, входы которо го соединены с входами элемента ИЛИ-НЕ и

20 выходами второго регистра, выход элемента ИЛИ-НЕ соединен с входом управления режимом работы мультиплексора и первым входом второго элемента И, выход которо го подсоеди не и к входу сии- 25 хронизации блока регистра, второй вход первого элемента И соединен с вторым входом второго элемента И,,входами управления режимом работы

,третьего блока памяти и второго шин1 ,ного формирователя и подключен к четвертому выходу блока управления, выход первого элемента И соединен с входами управления записи второго блока памяти и первого шинного формирователя, информационные входы-выходы которого подключены к соответствующим входам-выходам второго блока памяти, входы первого и третьего шинных формирователей объединены и подключены к информационным входам устройства, выходы мультиплексора и третьего шинного фор миров ателя через монт ажное

ИЛИ подключены к входу второго шинного формирователя, адресные входы второго и третьего блоков памяти подключены к младшим разрядным выходам регистра сдвига, информационные входЫ-выходы третье го блока памяти соединены с входами-выходами вто, ого шинного формирователя, выходы которого соединены с информационными входами второго регистра, вход синхронизации которого соединен с входом синхронизации первог о ре ги стра.

1573457 л 45) (К 5) Omd

Корректор А.Осауленко

Редактор H.Ëàç аренко

Заказ 2652 Тираж 570 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д..4/5

Производственно-издательский комбинат "Патент", г, Ужгород, ул. Гагарина, 101 (Ов5) (Оп 3) Составитель М, Кудряшов

Texpeo M.ÌoðãåHòàë