Устройство для функционального контроля больших интегральных микросхем

 

Изобретение относится к контрольно-испытательной технике и может быть использовано для функционального контроля больших интегральных схем, имеющих выходы с третьим состоянием. Цель изобретения - расширение функциональных возможностей - достигается в результате возможности контроля третьего состояния. Устройство для контроля больших интегральных микросхем содержит блок 1 аналоговых компараторов, операционные усилители 2 и 3, D-триггеры 4 и 5 памяти, выходной D-триггер 6, Dтриггеры 7 и 8, блок 9 задержки, первый блок 10 коммутации, в состав которого входят логические элементы И-НЕ 11 и 12, ИЛИ-НЕ 13, клемму 14 для подключения объекта контроля, входные клеммы 15,16 и 17, выходную клемму 18, клеммы 19 и 20 для подключения источников опорных напряжений, резисторы 21 и 22, блок 23 равнозначности, входную клемму 24, блок 26 коммутации, в состав которого входят элементы И-НЕ 27 и 28, ИЛИ-НЕ 29, D-триггер 25. 1 з.п.ф-лы, 2 ил.

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (5y)g G 01 R 31/28 ь м" А)н .

)"

gi )БА) ) ГТ .-..-ъ. .

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМ,Ф СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР (21) 4413793/24-21 (22) 20,04,88 (46) 07.08,90. Бюп. ¹i 29 (72) В.А. Шехурдин и Ю.И, gopoaezz (53) 621.3)7.799 (088.8) (56) Авторское свидетельство СССР )) 133?810, кл. G 01 R 31/28, )987.

Авторское свидетельство СССР

Р 1109687, кл. G 01 R 31/28, 1983, (54) УСТРОЙСТВО ДЛЯ ФУНКЦИОНАЛЬНОГО

КОНТРОЛЯ БОЛЬШИХ ИНТЕГРАЛЬНЫХ МИКРОСХЕМ (57) Изобретение относится к контрольно-испытательной технике и может быть использовано для функцио: нального контроля больших интегральных схем, имеющих выходы с третьим состоянием. Цель изобретения — расширение функциональных возможностейI

ÄÄSUÄÄ 1583887 А ) 2 достигается в результате возможности контроля третьего состояния. Устройство для контроля больших Híòåãральных микросхем содержит блок-1 аналоговых компараторов, операционные усилители 2 и 3, D-триггеры 4 и 5 памяти, выходной D-триггер 6, D-триггеры 7 и 8, блок 9 задержки, первый блок 10 коммутации, в состав которого входят логические элемеп гы

И-НЕ )1 и 12, ИЛИ-НЕ 13, клемму .4 для подключения объекта контроля, входные клеммы 15-17, выходную к имму 1 8, клеммы 1 9 и 20 для подключения источников опорных напряжений, резисторы

2) и 22, блок 23 равнозначности, входную клемму 24, блок 26 коммута- . ции, в состав которого входят элементы И-HE 27 и 28, ))ЛИ-НЕ 29, D-триггер 25. 1 э.п. ф-лы, 2 ил. г ф) 158388?

Изобретение относится.к контроль но-испытательной технике и может быть использовано для функционального контроля больших интегральных схем (БИС), имеющих выходы с третьим состоянием.

Цель изобретения — расширение функциональных возможностей за счет возможности контроля третьего состояния, На фиг.! изображена функциональная схема устройства; на фиг.2— временные диаграммы.

Устройство (фиг.1) содержит блок

1 аналоговых компараторов, операционные усилители 2 и 3, D-триггеры

4 и 5 памяти, выходной D.-триггер

6, D-триггеры 7 и 8, блок 9 задержки, первый. блок 10 коммутации, в состав которого входят логические элементы И-НЕ 11, И-HE 1 2, ИЛИ-НК

13, клемму 14 для подключения объекта контроля, входные. клеммы 15-17, выходную к,лемму 18, )<леммы 19 и 2о для подключения источников опорных напряжений, резисторы 21 и 22, блок

23 равнозначности. входную клемму

24, D-триггер 25, второй блок 26 коммутации, в состав которого входят элементы И-HE 27 и 28, ИЛИ-НЕ 29. ..Источники опорных напряжений U и 11 „ служат для задания уровней опорных напряжений логических "1" и "0" соответственно. Входная клемма 15 служит для подключения сигнала Строб-импульси.

Входная клемма 16 служит для подключения источника эталонной информации. Входная клемма 17 служит для подключения источника управляющих сигналов записи-считывания информации, входная клемма 24 — для подключения источника управляющих сигналов признака третьего состояния на выходе объекта контроля, выходная клемма 18 — для подключения средств обработки информации, ложного результата контроля.

Устройстве работает следующим образом.

В режиме функционального контроля на входную клемму 14 устройства (входы усилителей 2 и 3 блока аналоговых компараторов) поступают сигналы с выхода БИС с заданной часто-! той контроля (фиг,2а). В блоке 1 аналоговых компараторрв происходит

55 (фиг.2ж, момент времени t>) в них записывается информация, установленная на первых входах этих триггеров.

При этом на выходе триггера 4 устанавливается сигнал, показанный на фиг.2з, на выходе триггера 5 — сиг-. нал, показанный на фиг.2и, íà прямом и инверсном выходах триггера 7 сигналы, показанные на фиг.2к,л, на выходе триггера 8 — сигнал, показанный на фиг,2м, на прямом и инверсном выходах триггера 25 — сигналы, показанные на фиг.2н,о соответственно, на выходе блока 23 равнозначности установится сигнал, определяемый сигналами с выхода триггеров 4 и 5, показан на фиг.2п.

Выходные сигналы, поступающие с прямого и инверсного выходов триггера 7 на входы блока 10 коммутации, разрешают прохождение сигналов с выхода триггеров 4 и 5 памяти. Выходной сигнал блока 10 коммутации показан на фиг,2р, Выходные сигналы, поступающие с. прямого и инверсного выходов триггера 25 на входы второго блока 26 коммутации, разрешают прохождение сигналов с блока 10 коммутации и блока

23 равнозначности.

Выходная информация с второго блока 26 коммутации (фиг,2с), задержанная в блоке 9 стробирующим импульсом (фиг.2т, момент времени t ), с равнение уровней этих сигналов с . уровнями "1" и 0, задаваемых источ-никами опорных 19 и 20 напряжений.

На входную клемму 16 и, следовательно, второй вход триггера 7 поступает эталонный сигнал (фиг,2б). На входную клемму 17 и, следовательно, на второй вход триггера 8 поступает

10 сигнал управления работой выходного триггера 6 (фиг.2в). На входную клемму 24 и, следовательно, на второй вход триггера 25 поступает сигнал управления контролем третьего состоя15 ния (фиг,2г). По достижении контролируемым сигналом уровня "0" (фиг ° 2а, момент времени t ), срабатывает усилитель 3 блока 1 аналоговых компараторов и на его выходе формируется сиг2р нал (фиг.2д). Аналогично в момент вревремени t > срабатывает. усилитель 2 (фиг,2е) с приходом стробирующего импульса на входную клемму 15 и вторые входы триггеров 4,5,7,8 и 25

5 150388 переписывается в триггер 6 при сигнале разрешения с выхода триггера

8 ("1" — сигнал разрешения, "0" сигнал запрета). Если контролируемая. импульсная последовательность сигналов соответствует по своим уровням заданным значениям "0" и "1", то на выходе триггера 6 сигнал брака отсутствует. Если уровень контролируемого сигнала не соответствует заданным значениям, то на выходе триггера 6 формируется сигнал "Брак" (джг.2у).

Момент времени t< соответствует браку при функциональном контроле.

Контроль третьего состояния на клемме 14 для подключения объекта контроля происходит следующим образом: высокоомный делитель напряжения на резисторах 21 и 22 подключен к источникам опорных напряжений U>n, и О,„, а средняя точка делителя подключена к клемме 14, следовательно, уровень сигнала на клемме 14 при высоком импедансе на выходе объекта 25 контроля, будет определяться уровнями опорных напряжений Uonq U one и величинами резисторов 21 и 22, Величины резисторов 21 (R,) и

22 (R eg) выбираются так, чтобы в ра- 30 бочем низкоимпедансйом состоянии выхода объекта контроля они не вносили дополнительной нагрузки и в то же время были много меньше входного сопротивления усилителей 2 и 3. При этом условии уровень сигнала на клем35 ме 14 в нерабочем высокоимпедансном состоянии на выходе объекта контроля можно определить по формуле

7- 6 ме 15 записываются в триггеры 4 и 5. памяти, на выходах которых устанавливаются равнозначные сигналы, при этом на выходе блока 23 равнозначности формируется уровень логического "0", что является признаком "Годен" и свидетельствует о третьем состоянии на выходе объекта контроля .

Если в ожидаемый момент времени выход объекта контроля не переходит в третье состояние, а продолжает оставаться в одном из логических состо-. яний, то в зависимости от уровня логило ического сигнала на клемме 14 один из усилителей 2 и 3 устанавливаетс в единичное состояние, а другой — в нулевое состояние. Сигналы с выход в усилителей 2 и 3 записываются по сигналу синхронизации в триггеры 4 и 5 памяти, на выходах которых та,.же устанавливаются противофазные сигналы, при этом блок 23 равнозначности формирует на своем выходе уровень логической "1", что является признаком

"Брак" при контроле третьего состояния на выходе объекта контроля. Учитывая, что второй блок 26 коммутации в это время разрешает прохождение сигнала с выхода блока 23 рав— нозначности, по сигналу синхронизации с задержкой времени, необходимой на обработку сигналов контроля внутри устройства, сигнал признака "Брак" записывается в выходной триггер 6, на временной диаграмме (фиг.25 этот момент соответствует моменту времени

Uon>- Uone

U 11ф а" р

Щгн R,e1,+ R т.е. уровень сигнала будет меньше уровня Ц,„„.и больше уровня Urine.

В этом случае на выходах усилите" лей 2 и 3 установятся уровни логической "1". Чтобы отличить момент времени, когда выход объекта контроля находится в третьем состоянии, от момента формирования на его выходе логических уровней, в триггер 25 записывается сигнал разрешения конт-, роля третьего состояния, т.е. разрешения прохождения сигнала от выхода блока 23 равнозначности через второй блок 26 коммутации на первый вход выходного триггера 6.

Сигналы с выходов усилителей 2 и 3 по сигналу синхронизации на клем-, формула из обр ет ения

1. Устройство для функционального контроля больших интегральных микросхем, содержащее первый, второй, третий, четвертый и пятый триггеры, блок задержки, блок аналоговых компараторов, первый блок коммутации, 1 клемму для подключения объекта контроля, которая соединена с входом блока аналоговых компараторов, состоящего из первого и второго усилителей, первый вход первого усилителя соединен с первым источником опорного напряжения, второй вход которого соединен с клеммой для подключе-. ния объекта контроля и с первым вхо,.дом второго усилителя, второй вход которого соединен с вторым источником опорного напряжения, первый вы)583887ход блока аналоговых компараторов соединен с D-входом первого D-триггера, С-вход которого соединен с

С-входами второго D-триггера, третьего D-триггера, четвертого D-триг-, 5 гера и клеммой для подключения строб-. импульса устройства и с входом блока задержки, выход которого соединен с

С-входом пятого D-триггера, выход

10 которого соединен с клеммой выхода устройства, а R-вход - c выходомчетвертого D-триггера, D-вход которо- . го соединен с первой клеммой управле" ния устройства, клемма эталонной информации устройства соединена с

D-входом третьего D-триггера, прямой выход которого соединен с первым входом первого блока коммутации, второй вход которого соединен с выходом пер- вого D-триггера, а третий вход — с выходом второго D-триггера, четвертый — с инверсным выходом третьего

D-триггера, D-вход второго D-триггера соединен с вторым выходом блока 25 аналоговых компараторов, о т л и ч аЫ щ е е с я тем, что, с целью расширения функциональных возможностей за счет возможности контроля третьего состояния, в устройство введены ЗО блок равнозначности, второй блок коммутации, шестой D-триггер, вторая клемма упрапления устройства, которая соединена с D-входом шестого

D-триггера С-вход которого соединен

Э 35 с входом строб-импульса, прямой выход которого соединен с первым входом второго блока коммутации, второй вход которого соединен с выходом блока равнозначности, первый вход которого соединен с выходом первого

D-триггера и вторым входом первого блока коммутации, выход которого соединен с третьим входом второго блока коммутации, четвертый вход которого соединен с инверсным выходом шестого

D- ppryeya, à выход - с Р-"входом пятого Р-триггера, второй вход блока равнозначности. соединен с выходом второго D-триггера и третьим входом первого блока коммутации, а в блок аналоговых компараторов введены первый и второй резисторы, первый вывод последнего соединен с вторым источником опорного напряжения, а второй вывод — с клеммой для подключения

-объекта- контроля, с первым входом второго усилителя, вторым входом первого усилителя, с первым выводом пер-.. вого резистора, второй вывод которого соединен с первым источником опорного напряжения.

2. Устройство по п.1, о т л и ч аю щ е е с я тем, что блок коммутации содержит первый и второй элементы И-НЕ, третий элемент ИЛИ-НЕ, первый вход которого соединен с выходом первого элемента И-НЕ, второй вход— с выходом второго элемента И-НЕ, входы которого соединены с первым и вторым входами блока коммутации, третий и четвертый входы которого соединены с входами первого элемента И-НЕ, а выход элемента ИЛИ-НЕ соединен с выходом блока коммутации, l 583887 от

4 оп

Е д г д е

rV

О

Л р

Составитель Е. Строкаиь

Техред Л.Сердюкова

Корректор Т Папий

Редактор А. Козориз

Заказ 2253 Тираж 5б2 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат Патент, r. Ужгород, ул. Гагарина, 1 1

II И

Г н 101