Устройство для контроля цифровых блоков

 

Изобретение относится к вычислительной технике и может найти применение при разработке устройств автономного и встроенного контроля цифровых устройств. Целью изобретения является повышение надежности устройства за счет исключения ложного срабатывания блока сравнения и повышения достоверности контроля цифровых блоков благодаря вычислению количества одинаковых параметров циклов. В устройство введены второй блок памяти, счетчик, коммутатор, третий и четвертый элементы ИЛИ второй элемент И, третий, четвертый, пятый элементы задержки и формирователь одиночного импульса. 1 ил.

СОЮЗ СО8ЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК

„. SU„„1589280

А2 (g1)g G 06 F 11/26

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А ВТОРСНОМУ СВИДЕТЕЛЬСТВУ (61) 12 78854 (21) 4606662/24-24

,22) 22.11.88 (46) 30,08.90,Бюл. М - 32 (72) E.Я.Ваврук (53) 681.3 (088.8) счетчик 9 адреса, первый блок 10 памяти, блок 11 сравнения, счетчик 12 числа циклов, первый 13 элемент задержки, триггер 14, первый 15,второй

16 элементы ИЛИ, второй эл мент 17 задержки, второй блок 18 памяти,третий элемент ИЛИ 19, третий элемент

20 задержки, второй элемент И 21, четвертый 22, пятый 23 элементы задержки, счетчик 24, коммутатор 25, формирователь 26 одиночного импульса четвертый элемент ИЛИ 27, вход 28 1 пуска, первый 29 второй э0 управляю1 щие входы,информационные входы 31,вы» ход 32 сигнала исправности, выход 33 сигнала неисправности, Устройство работает следующим образом.

Предварительно в блок 18 памяти записывается в дополнительном виде наименьшее количество параметров циклов, недопустимое при контроле

ГОСУДАРСТВЕННЫЙ НОМИТЕТ

Г10 ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМ

ПРИ ГКНТ СССР (56) Авторское свидетельство СССР

Ф 1278854, кл. G 06 F 11/26, 1985. (54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ЦИФРОВЫХ БЛОКОВ (57) Изобретение относится к вычислительной технике и может найти применение при разработке устройств

: Изобретение относится к вычислительной технике, может найти применение при разработке устройств автономного и встроенного контроля цифровых устройств и является дополнительным к авт.св. Р 1278854.

Цель изобретения — повышение надежности устройства за счет исключения ложного срабатывания блока сравнения и повышения достоверности контроля цифровых блоков за счет вычисления количества одинаковых riaраметров циклов.

На чертеже приведена функциональная схема устройства.

Устройство для контроля цифровых блоков содержит блок 1 сумматоров по модулю два, регистр 2 сдвига, контролируемый блок 3, комбинационный.сумматор 4, регистр 5 результата, генератор 6 тактовых импульсов, первый элемент И 7, счетчик 8 тактов, автономного и встроенного контроля цифровых устройств. Целью изобретения является повышение надежности устройства за счет исключения ложного срабатывания блока сравнения и повышения достоверности контроля цифровых блоков благодаря вычислению количества одинаковых параметров циклов. В устройство введены второй блок памяти, счетчик, коммутатор,третий и четвертый элементы ИЛИ, второй элемент И, третий, четвертый,пятый элементы задержки и формирователь одиночного импульса. 1 ил. г

1589280 т.е. указывается количество максимально возможных одинаковых значений параметров эа весь период контроля. При этою сам параметр и количество его повторений должны быть эаписанЫ но. одинаковым адресам соответственно блоков 10 и 18 памяти. Запись в блоке 18 происходит следующим образом, На счетчике 9 адреса формируется адрес записи в блок

18 (цепи записи и управления записью в счетчик 9 не показаны). На входе режима 30 устанавливает сигнал едкничного уровня, разрешающий выдачу иа.вход коммутатора 25.информации с входов 31. На входах 31 устанавливается информация для записи в блок

l8. С входа 29 строба записи поступает сигнал записи через элемент 20

ИЛИ 19 (на втором его входе — сигнал нулевого уровня; выход блока 11 сравнения в нулевом состоянии) на вход записи блока 18 памяти. .Сигнап, на входе 28 пуска устанав- 25 ливает начальное значение в счетчике 12 числа циклов, сбрасывает в нулевое состояние счетчик 24 и, проходя через элемент ИЛИ 15, устанавливает начальные состояния регистра 2 30 сдвига, счетчика 8 тактов,сбрасывает в нулевые состояния регистр 5,счетчик

9 адреса и триггер 14. Этот же сигнал, задержаыный элементом 13 задержHB время приведения уcTpoAcTBB B 35 исходное состояние, устанавливает триггер 14 в единичное состояние.

Элемент 13 задержки необходим для задержки сигналов, поступающих с генератара 6 на время установки уст- 40 ройства в исходное состояние. При отсутствии элемента 13 возможен íесинхронный запуск элементов устройства вследствие разного времени установки элементов 2, 3 и 5 и 7. Сиг- 45 нал с прямого выхода триггера 14 открывает элемент И7 и импульсы с выхода генератора 6 поступают через элемент И 7 на входы синхронизации регистра 2 сдвига, контролируемого бло- 0 ка 3, регистра 5 и счетчика 8 тактов.

Тактовые импульсы генерируют работу авточомного генератора, состоящего из регистра 2 сдвига, контролируемого блока 3 и блока 1 сумматора по модулю два.

С выхода регистра 2 сдвига кодовые комбинации поступают на входы контролируемого блока„ на вход блока

1 сумматоров по модулю два н на вход комбинационного сумматора 4,Реакция контролируемого блока . Э на входное воздействие поступает с выхода контролируемого блока на вторую группу входов блока 1 сумматоров по модулю два. Выходные сигналы блока

1 сумматоров по модулю два участву-. ют в формировании нового значения разрядов регистра сдвига.

Комбинационный сумматор 4 совместно с регистром 5 осуществляет накопление суммы двоичных чисел с выхода регистра 2 сдвига. Число тактов работы автономного генератора определяется емкостью счетчика 8 тактов, импульс с выхода переполнения которого устанавливает в нулевое состояние триггер 14, что прерывает поступление тактовых импульсов в блоки устройства. Импульс переполнения счетчика 8 тактов одновременно проходит через элемент

ИЛИ 16 и через элемент 17 задержки на вход считывания блоков 10 и 18 на вход формирователя 26, который формирует краткий импульс, передний фронт которого задержан относительно импульса на выходе элемента

17 на время переходных процессов в блоке 10 памяти, С выхода формирователя 26 импульс поступает на . вход сравнения блока 11, Это позволяет произвести сравнение чисел, поступающих по первой и второй группам входом блока 11 сравнения. К этому времени на первой группе входов блока 11 сравнения присутствует число, а на второй группе входом блока 11 сравнения присутствует параметр цикла, содержащийся в нулевой ячейке блока 10 памяти, поскольку счетчик

9 адреса в этот момент имеет нулевое значение. При несовпадении чисел, поступающих по двум группам входов блока 11 сравнения, сигнал с выхода несравнения блока 11 поступает на суммирующий вход счетчика 9 адреса и увеличивает его содержимое на единицу. Этот же сигнал, прошедший через элемент ИЛИ 16 и задержанный элементом 17 задержки на время установления нового адреса, разрешает сравнение числа с содержимым следующей ячейки блока 10 памяти.

Если число не совпадает ни с одним из параметров, записанных в ячейках блока 10 памяти, то импульс пе9280

Формула

S 158 реполнения счетчика 9 адреса, посту-пающий через четвертый элемент

ИЛИ 27 на выход 33, свидетельствует о неисправности контролируемого блока.

При совпадении полученного числа с содержимым одной из ячеек бло" ка 10 памяти сигнал с выхода совпадения блока 1 I сравнения поступает на суммирующий вход счетчика 12 числа цыслов и на второй вход элемента

ИЛИ 15, чем обеспечивается повторный запуск устройства на новый цикл проверки. Одновременно этот сигнал поступает на первый вход второго элемента И 21, на второй вход которого поступает задержанный на элементе 20 задержки сигнал считывания блоков памяти с выхода элемента 17, по которому происходит считывание информации из блока 18. Информация на информационных входах счетчика

24 по сигналу с выхода элемента

-И 21 параллельно записывается в счетчик 24, после чего содержимое счетчика 24 увеличивается на +1 (по сигналу с выхода элемента И 21,задержанному на элементе 22 задержки) и через открытый по вторым входам коммутатор@ 25 (на входе 30 режима в это время сигнал нулевого уровня) поступает на информационный вход блока 18 памяти. Одновременно сигнал с выхода элемента 22 задержки через элемент 23 задержки и третий элемент

ИЛИ 19 (на его первом входе сигнал нулевого уровня) поступает на вход записи блока 18, по которому осуществляется запись информации по адресу, установленному на выходе счетчика 9.

Повторный запуск устройства в общем случае происходит при другом неизвестном начальном состоянии конт ролируемого блока и приводит к обнаружению цикла с другим параметром.

В этом случае в блок 18 информация увеличения на +1 записывается по дру" гому адресу. Однако при неисправности контролируемого блока или аппаратуры данного устройства может быть, что параметр цикла не выходит из зоны, регулярно сравнивается с одной из ячеек блока 10, например только из одной или двумя, что свидетельствует об неисправностях в аппаратуре.

Тогда за несколько повторных запусков содержимое определенной ячейки памяти, увеличенное на +1 в счетчике

24, сформирует на выходе переполнения сигнал,. который поступает на выход 33 и свидетельствует о неисправности. Адрес, т.е. параметр, по которому происходит "зацикливание",можно определить на выходе счетчика 9.

Если в течение каждого цикла проверки фиксируется сигнал совпадения соответствующего числа с содержимым ячеек блока 10 памяти, то сигнал переполнения счетчика 12 числа циклов, поступающий на выход 32, с большой достоверностью говорит об исправности объекта контроля, Одновременное формирование сигнала на выходах 32 и 33 свидетельствует об неисправнос" ти контролируемого блока или об регулярном считывании одного и того же параметра цикла, что при данном методе контроля маловероятно. аэ.г.З. а...<,° - д иЗ, . задержка на соответствующих элементах, контроль цифрового блока закан.чивается появлением сигнала на выходе 32 или (и) 33. изобретения

Устройство для контроля цифровых блоков по авт.св. Р 1278854, о т— л и ч а ю щ е е с я тем, что, с целью повышения надежности у"тройст" ва за счет исключения ложного срабатывания блока сравнения и повышения достоверности контроля цифровых блоков за счет вычисления количества одинаковых параметров циклов, в уст" ройство введены второй блок памяти,. счетчик, второй. элемент И, коммутатор, третий и четвертый элементы

ИЛИ, третий, четвертый, пятый элементы задержки и формировать.. . иночного импульса, выход которого соединен с входом разрешения блока сравнения,.а вход — с выходом второго элемента задержки, входом считшвания второго блока памяти и входом третьего элемента задержки, выход третьего элемента задержки соединен с первым входом второго элемента И, второй вход которого соединен с первым входом первого элемента ИЛИ,выход второго элемента И соединен с установочным входом счетчика и через четвертый элемент задержки — со счетным входом счетчика, и через ля гый элемент задержки c0здинен с первым

1589280

Сост авител.ъ Грошев

Техред А. Кравчук" Корректор М. Кучерявая

Редактор М. Келемеш

Заказ 2542 Тираж 566 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СЧСР

113035„ Москва, ll(-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", г. Ужгород, ул. Гагарина, 101 входом третьего элемента ИЛИ,второй вход которого подключен к первому входу строба записи устройства, а выход соединен с входом записи второ- 5

ro блока памяти, группа адресных входов которого соединена с группой разрядных выходов счетчика адреса, группа информационных входов второго блока памяти соединена с группой вы- 10 ходов коммутатора, группа выходов .вто. рого блока памяти соединена с группой информационных вхбдов счетчика, вход сброса которого соединен с входом запуска устройства, группа выходов 15 счетчика соединена с первой группой информационных входов коммутатора, вторая группа информационных входов и управляющий вход которого соединены соответственно с группой информационных входов и входом режима устройства, выход переполнения счетчика соединен с первым входом, четвертого элемента ИЛИ, второй вход которого соединен с выходом переполнения счетчика адреса, выход четвертого элемента является выходом неисправности устройства.