Запоминающее устройство

 

Изобретение относится к вычислительной технике и может быть использовано для расширения объема памяти адресного пространства микропроцессорной системы. Цель изобретения - упрощение устройства. Это достигается тем, что устройство содержит элемент И-НЕ 5 и демультиплексор 6 с соответствующими связями. Элемент И-НЕ 5 совместно с JK-триггером 4 выполняют анализ предыстории обращения к устройству и в зависимости от этого подают сигнал на вход управления коммутацией демультиплексора 6, который управляет формированием сигналов на входах блока 2 памяти. 1 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

„„SU„„1599897 д (51)5 G 11 С 11/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К A8TOPCHOMV СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР (21) 4497530/24-24 (22) 22.07.88 (46) 15.10.90. Бюл. № 38 (71) Московский инженерно-физический институт (72) А. Г. Сидорович (53) 681.327.6 (088.8)

° (56) Патент США № 3818459, кл. 364 †2, 1976.

Патент США № 4346441, кл. 364 — 200, 1982.

2 (54) ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО (57) Изобретение относится к выч и сл ительной технике, и может быть использовано для расширения объема памяти адресного пространства микропроцессорной системы. Цель изобретения — упрощение устройства. Это дости гается тем, что устройство содержит элемент И вЂ” HE 5 и демультиплексор 6 с соответствующими связями. Элемент И вЂ” НЕ 5 совместно с JKтриггером 4 выполняют анализ предыстории обращения к устройству и в зависимости от этого подают сигнал на вход управления коммутацией демультиплексора 6, который управляет формированием сигналов на входах блока 2 памяти. 1 ил.

1599897 4 А1, Й4Э 1 -", Р, - л.

Формула изобретения

Составитель С. Королев

Техред А. Кравчук Корректор Т. Малец

Тираж 486 Подписное

Реда ктор И. Ка с а рда

Заказ 3146

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР! 13035, Москва, Ж вЂ” 35, Раугнская наб., д. 4/5

Производств IIHO-издательский комбинат «Патент»з f. Ужгород, ул. Гагарина, О!

Изобретение относится к вычислительной технике, а точнее к запоминающим устройствам, и может быть использовано для расширения объема памяти адресного пространства микропроцессорной системы.

Цель изобретения — упрощение запоминающего устройства.

На чертеже представлена блок-схема запоминающего устройства.

Устройство содержит дешифратор 1, блок 2 памяти, счетчик 3, JK-триггер 4, элемент И вЂ” НЕ 5, демультиплексор б.

Устройство работает следующим образом.

При обращении процессора по адресу

А, распознаваемому дешифратором 1, происходит обращение к ячейке блока памяти 2, адрес которой указан в счетчике 3, при этом происходит расширение памяти от одной ячейки до объема блока памяти 2.

Поскольку и счетчик 3 и ячейка блока памяти 2, адресуемая счетчиком 3, соответствуют одному и тому же адресу А адресного пространства, их выборка осуществляется демультиплексором б в зависимости от предыстории обращения по адресу А, а именно, если предыдущее обращение по адресу А было чтением, а текущее — записью, выбирается счетчик 3.

Во всех остальных случаях выбирается ячейка блока 2 памяти, адресуемая счетчиком 3. Этот анализ выполняют триггер 4 и элемент И вЂ” HE 5.

При инициализации устройства необходимо выполнить операцию чтения по адресу А.

После каждого обращения к ячейке блока 2 памяти адрес ячейки блока 2 памяти и икре ментируется в счетчике 3. Для записи и нформа ции D !,,D. по адресам

А!,,А„блока 2 памяти необходимо выполнить операции Ф А!, Я д p!, ЯГ, ), д1Ъ, Йд 1-ив+1, где У H R> — san Hcr чтение по адресу А.

Лля чтения информации по адресам

A!,...,А„информации D!,,D блока 2 памяти необходимо выполнить операции

Запоминающее устройство, содержащее блок памяти, счетчик, 1К-триггер, тактовый вход которого является входом выборки устройства, информационные входы-выходы блока памяти соединены с соответствующими информационными входами счетчика и являются информационными входами-выходами устройства, вход выборки блока памяти соединен с входом инкремента счет20 чика, выходы которого соединены с соответствующими адресными входами блока памяти, входы записи и чтения которого являются входами записи и чтения соответственно устройства, отличаюи4ееся тем, 25 что, с целью упрощения устройства, оно содержит демультиплексор и элемент И вЂ” НЕ, первый и второй входы которого соединены с входом записи блока памяти и выходом JK-триггера соответственно, выход элемента И вЂ” HE соединен с входом управЗ0 ления коммутацией демультиплексора, первый и второй выходы которого соединены с входами записи и инкремента счетчика соответственно, а информационный вход демультиплексора соединен с тактовым входом JK-триггера, 1- и К-входы которого

3- соединены с входами чтения и записи блока памяти соответственно.