Матричный накопитель и способ управления записью, считыванием и стиранием информации в накопителе

 

Изобретение относится к вычислительной технике и может быть использовано при создании больших интегральных схем электрически программируемых и перепрограммируемых запоминающих устройств с энергонезависимым хранением информации. Цель изобретения - упрощение накопителя и способа управления им при записи, считывании и стирании информации. Накопитель содержит матрицу запоминающих транзисторов типа МНОП или FLOTOX, истоки которых в каждой строке матрицы объединены истоковыми шинами, затворы транзисторов, принадлежащих каждому столбцу матрицы, подключены к соответствующим затворным шинам, а к каждой из стоковых шин подключены стоки только тех транзисторов, которые расположены параллельно диагонали накопителя. Использование изобретения позволит упростить конструкцию накопителей и повысить в 2-3 раза плотность их компоновки в интегральном исполнении за счет перевода двух-,трехтранзисторных ячеек памяти на однотранзисторные и уменьшения числа управляющих шин, обслуживающих конкретный накопитель. 2 с.п. ф-лы, 2 з.п. ф-лы, 5 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

:(я> G 11 С 11/40

ГОСУДАРСТВЕ ННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

4 (21) 4320580/24-24 (22) 23,10.87 (46) 30.09.90. Бюл, N. 36 (72) В,Д.Костюк, А.П.Дубчак, В,С.Омельченко и В.В.Худяков (53) 681.327,66(088.8) (56) Авторское свидетельство СССР

N 1405088, кл, G 11 С 11/406, 1983. (54) МАТРИЧНЫЙ НАКОПИТЕЛЬ И СПОСОБ УПРАВЛЕНИЯ ЗАПИСЬЮ, СЧИТЫВАНИЕМ И СТИРАНИЕМ ИНФОРМАЦИИ В

НАКОПИТЕЛЕ (57) Изобретение относится к вычислительной технике и мажет быть использовано при создании больших интегральных схем электрически программируемых и перепрограммируемых запоминающих устройств с энергонезависимым хранением информации. Цель изобретения — упрощение накоИзобретение относится к вычислительной технике и может быть использовано при создании больших интегральных схем (БИС), электрически программируемых и перепрограммируемых запоминающих устройств (ППЗУ, ЭРПЗУ) с энергонезависимым хранением информации.

Цель изобретения — упрощение накопителя и способа управления им при записи, считывании и стирании информации.

На фиг. 1 представлен пример принципиальной электрической схемы накопителя

ЭРПЗУ, в котором стоковые электроды запоминающих МДП-транзисторов произвольного типа соединены в матрице

„„5U„„1596392 А1 пителя и способа управления им при записи, считывании и стирании информации. Накопитель содержит матрицу запоминающих транзисторов типа МНОП или FLOTOX, истоки которых в каждой строке матрицы объединены истоковыми шинами, затворы транзисторов, принадлежащих каждому столбцу матрицы, подключены к соответствующим затворным шинам, а к каждой из стоковых шин подключены стоки только тех транзисторов, которые расположены параллельна диагонали накопителя. Использование изобретения позволяет упростить конструкцию накопителей и повысить в 2-3 раза плотность их компоновки в интегральном исполнении за счет перевода двух-трехтранзисторных ячеек памяти на однотранзисторные и уменьшения числа управляющих шин, обслуживающих конкретный накопитель. 2 с. и 2 з.п.ф-лы, 5 ил. диагональными шинами; на фиг. 2 — электрическая схема предлагаемого накопителя, использующая в качестве ячейки памяти

FLOT0X-транзистор, у .которого туннельнопрозрачный диэлектрик выполнен между плавающим затвором и стоковым электродом; на фиг. 3 — то же, фрагмент топологии накопителя: на фиг. 4 - пример электрической схемы накопителя, построенного на основе четырехэлектродного запоминающего элемента; на фиг. 5 для пояснения способа управления накопителем с диагональными шинами представлена .квадратная матрица с наличием диагональных адресных шин Uli и Ш (i = 1,2....,m, где m — число строк и

1 столбцов матрицы) и двух идентичных частей (ДШ1 и ДШ2) дешифратора, имеющих

1596392

55 общий вход и расположенных со смежных сторон матрицы.

Накопитель электропрограммируемого

ЗУ с биполярным управлением (уиг, 1) содержит матрицу запоминающих транзисторов 1 типа МНОП или FLOTOX, истоки которых в каждой строке матрицы объеди. нены истоковыми шинами 2 (ИШ ), затворы транзисторов, принадлежащих каждому столбцу матрицы, подключены к соответствующим затворным шинам 3 (ЗШ1), а к каждой из стоковых шин 4 (СШк) подключены стоки только тех транзисторов. которые расположены параллельно диагонали накопителя, Шины 2 и 3 составляют группы ортогональных шин накопителя, а шины 4— диагональных, На фиг. 2 и 3 представлен в тех же обозначениях фрагмент электрической схемы и топологии накопителя на основе и-канального FLOTOX-транзистора, у которого конденсатор с туннельно-прозрачным диэлектриком выполнен между плавающим затвором 5 и диффузионной стоковой шиной

4. Благодаря такому подключению конденсатора, играющего роль узла перепрограммирования ячеек памяти, накопитель управляется напряжением одной полярности и обладает полной избирательностью при стирании информации.

Накопитель работает следующим образом.

При записи информационного заряда на плавающий затвор транзистора с координатами, (см, фиг. 2, 3) возбуждают программирующим импульсом Unp (например, с амплитудой 20 В) поликремниевую затворную шину ЗШ при обнуленной стоковой шине СШ1 и подзаряженных до напряжения U ъ10 В остальных стоковых шин

CLLJ +n (и= =1; 2...), В соответствии с подобранными параметрами туннельно-прозрачного диэлектрика и емкостными соотношениями в транзисторе плавающий затвор выбранного транзистора заряжаетя до некоторого потенциала, определяющего логическое состояние запоминающего транзистора с высоким уровнем порогового напряжения, Невыбранные же транзисторы, затворы которых подключены к шине СШ, сохраняют свое предыдущее логическое состояние вследствие действия запрещающего напряжения U . Избирательное стирание информационного заряда осуществляют в обратном порядке, подавая стирающий импульс Uc = Unp на шину СШ при заземленной шине ЗШ и наличии запрещающего напряжения Ug на остальных затворных шинах 3LU +n

При с:итывании информации производят обычные операции, учитывающие ширину и положение межпороговой зоны запоминающих.транзисторов, находящихся в различных логических состояниях.

Применение диагональных межсоединений в накопителе есть не что иное, как введение трех-четырехмерной координатной сетки на одной плоскости с возможностью независимой выборки ячеек памяти с помощью произвольной пары шин, осуществляющих электрические связи в накопителе. Это позволяет реализовать в совокупности выполнение противоречивых функций избирательности при записи, стирании и считывании информации в накопителе Э РПЗУ, стоя щемся на основе плотнокомпонуемой однотранэисторной ячейки памяти.

Примером наиболее полного использования диагональных межсоединений в рам-ках изобретения является накопитель по фиг, 4, функционально усовершенствующий вариант схемы по фиг. 1, поскольку он можетуправляться напряжением одной полярности. Ячейкой памяти накопителя служит четы рехэлектродный запоминающий транзистор, в котором запись информационного заряда на плавающий затвор осуществляется из канала, а стирание его производится

/ на дополнительный управляющий электрод, палдключенный к одной и". вспомогательных шин 6 (ВШ ), направленных параллельно другой диагонали чакопителя и составляющих вторую группу диагональных шин, При организации управления накопителем, имеющим диагональные шины, во время записи, считывания и стирания информации возникают трудности, связанные с тем, что этих шин в два раза больше, чем у любой из ортогональных групп шин, а также тем, что к ним подключается неодинаковое число ячеек памяти, монотонно убывающее по мере удаления шин от главной диагонали, и соответственно они имеют переменное число пересечений с ортогональными шинами. Чтобы решить задачу известными средствами нужно, например, с помощью схемных или программных методов обеспечить последовательную подачу управляющих сигналов только на те ортогональные шины, которые имеют общие ячейки памяти с выбранной диагональной шиной. А эта ситуация меняется по мере перехода от одной диагональной шины к другой. Поэтому, кроме существенных тех1596392 нических сложностей такой подход сопряжен с удлинением циклов записи, считывания и стирания информации в накопителе, Согласно изобретению управление потенциалами или токами диагональных шин накопителя без изменения общепринятых методов выборки и подачи управляющих сигналов на эти и все другие шины осуществляют следующим образом (см. фиг, 5), При подаче управляющего сигнала на выбранную диагональную шину Шь которая принадлежит первой полуматрице накопителя, разделенного главной диагональю LU, одновременно возбуждают тем же сигналом и другую диагональную шину LU из второй полуматрицы накопителя, Причем, выборку шины LLli производят из такого

1 расчета, чтобы она была соединена с таким числом ячеек памяти, которое в сумме с числом п ячеек памяти, подключенных к шине Шьиз первой полуматрицы, составило бы число m строк или столбцов матрицы. Выбранная таким образом пара диагональных шин обязательно имеет одно (и только одно) пересечение с любой из ортогональных шин, поэтому управление накопителем в целом при записи, считывании и стирании .информации перестает отличаться от привычного метода, применяемого к накопителям с чисто ортогональными шинами, Особенность состоит лишь в том, что пространственное распределение информации по площади накопителя будет несколько иным, но это обстоятельство ни на что не влияет.

С конструктивной точки зрения автоматический режим реализации способа наиболее просто организовать с помощью сдвоенного дешифратора, имеющего две идентичные части (ДШ и ДШг, фиг. 5) и числом m выходных выводов у каждой части.

Располагаются они последовательно с двух смежных сторон накопителя, а выходы каждой части дешифратора подключены к диагональным шинам собственной (но не одной и той же) полуматрицы накопителя.

Использование изобретения позволяет упростить конструкцию накопителей ППЗУ и ЭРПЗУ и повысить в 2 — 3 раза плотность их компоновки в интегральном исполнении за счет перевода двух-трехтранзисторных ячеек памяти на однотранзисторные и уменьшения числа управляющих шин, обслуживающих конкретный накопитель.

5 Формула изобретения

1, Матричный накопитель, содержащий группы ортогональных и диагональных шин, в перекрестиях которых включены ячейки памяти на основе запоминающих транэи10 сторов, первый и второй электроды каждого из которых подключены к соответствующим ортогональным шинам, о т л и ч а ю щ и йс я тем, что, с целью упрощения накопителя, третий электрод каждого запоминающего

15 транзистора подключен к соответствующей диагональной шине, 2 Накопитель по и. 1, отличаюшийся тем, что каждая ячейка памяти выполнена на основе запоминающего МДП20 транзистора с плавающим затвором, изолированным от стокового электрода туннельно-прозрачным диэлектриком, причем стоковые электроды запоминающих МДПтранзисторов подключены к ортогональным

25 или диагональным шинам накопителя, образующим числовые шины.

3. Накопитель по и. 1, о т л и ч а ю щ и йс я тем, что каждая ячейка памяти выполнена на основе четырехэлектродного

30 запоминающего МДП-транзистора с дополнительным стирающим электродом, который подключен к одной из диагональных шин второй группы.

4. Способ управления записью, считы35 ванием и стиранием информации в накопителе, включающий выборку адреса возбуждением управляющими сигналами пары непараллельных шин накопителя, о тл и ча ю щийся тем, что,с цельюупроще40. ния способа, при подаче управляющего сигнала на 1-тую диагональную шину первой полуматрицы накопителя одновременно подают управляющий сигнал на (гп+ю диагональную шину второй полуматрицы, где

45 m — число строк или столбцов накопителя, а

l — порядковый номер диагональной шины по строкам и столбцам матрицы с началом отсчета от главной диагональной шины накопителя, условно разделяющей накопи50 тель на две полуматрицы.

1596392

1596392

Si:п:и. ЩЩ 5i лапц — П

Уиг 4

1596392 (3ш )

Составитель Л.Амусьева

Редактор Н.Киштулинец Техред M.Ìîðãåíòàë Корректор М.Самборская

Заказ 2913 Тираж 489 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., 4j5

Производственно-издательский комбинат "Патент", г. Ужгород, ул.Гагарина, 101