Устройство для умножения

 

Изобретение относится к вычислительной технике и может быть использовано в универсальных и специализированных арифметических узлах. Цель изобретения - сокращение времени тестирования. Устройство содержит матрицу одноразрядных сумматоров 1.1 - 1.N, 2.1 - 2.N, 3.1 - 3.N, 4.1 - 4.N и матрицу элементов И 5. Сокращение времени тестирования достигается за счет того, что в течение одного рабочего цикла на вход ячейки умножения, включающей в себя соответствующие элементы И матрицы и сумматоры матрицы, можно подавать несколько тестовых входных наборов. 7 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

„„SV„„1603379 (g))g Г 06 F 7/52, 11/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

М АВТОРСНОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР (2i) 4393155/24-24 (22) 21.03.88 (46) 30.10.90. Бюл. Р 40 (71) Харьковский политехнический институт им. В.И.Ленина (72) В.В.Иатилло и С.Н.Прохоров (53) 68 1.3(088.8) (56) Авторское свидетельство СССР

М 8 17705, кл. Г 06 Р 7/52, 1979.

Авторское свидетельство СССР

Р 1156064, кл. С 06 F 7/52, 1982. (54) УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ (57) Изобретение относится к вычислительной технике и может быть использовано в универсальных и специализированных арифметических узлах. Цель изобретения — сокращение времени тестирования. Устройство содержит матрицу одноразрядных сумматоров 1.11.п, 2.1-2.п, 3.1 — 3.п, 4.1-4.п и матрицу 5 элементов И. Сокращение времени тестирования достигается за счет того, что в течение одного рабочего цикла на вход ячейки умножения, включающей в себя соответствующие элементы И матрицы и сумматоры матрицы, можно подавать несколько тестовых входных наборов. 7 ил.

3 ° 1603379 4

Изобретенч относится к вычислительной технике и может быть использовано в универсальных и специализированных арифметических узлах.

Целью йзобретения является сокращение времени тестирования.

На фиг.1 приведена функциональная схема устройства для случая р — 2, где р — число разрядов второго операнда на которое осуществляется умножение за один такт работы устройства; на AHI,2 — функциональная схема одноразрядного сумматора первой и третьей строк матрицы; на фиг.3

4 — функциональные схемы одноразрядных сумматоров второй и четвертой строк матрицы четных и нечетных столбцов соответственно; на фиг.5, 6 временные диаграммы работы устройства для умножения в режимах вычисления и тестирования соответственно; на фиг.7 — таблица входных тестов наборов ячейки умножения.

Устройство (фиг.1) содержит матрицу одноразрядных сумматоров 1-4, матрицу 5 элементов И, входы 6,7 первого и второго операндов устройства соответственно, тактовые входы 8, 9 устройства, выход 10 результата устройства, вход 11 задания тестового опейанда устройства, группу 12 выходов промежуточного переноса и суммы устройства, группу 13 установочных входов устройства.

Одноразрядный сумматор 1 (3) первой (третьей) строки матрицы (фиг.2) содержит группу 14 элементов НЕ,группу 15 элементов И, группу 16 элементов ИЛИ, информационные входы 17-19 одноразрядного сумматора, выходы

20, 21 суммы и переноса одноразрядного сумматора соответственно.

Одноразрядный сумматор 2 (4) четных столбцов второй (четвертой) строки матрицы (фиг.3) содержит группу 22 элементов НЕ, группу 23 элементов И, группу 24 элементов ИЛИ, элемент 25 задержки, информационные входы 26-28 одноразрядного сумматора, тактовый вход 29 одноразрядного сумматора, вход 30 начальных установок и вход 31

/ нулевой установки сигнала переноса одноразряднбго сумматора, выходы

32 и 33 суммы и переноса одноразрядного сумматора соответственно.

Одноразрядный сумматор 2 (4) нечетных столбцов второй (четвертой) строк матрицы (фиг,4) содержит вход

34 единичной установки сигнала пере-Л.

cSс мс кс i

C л с мс„„с — максимальное время задержки сигнала в одноразрядном полном сумматоре при прохождении сигналов от входов до выходов (во всех одно40 разрядных полных сумматорах оно одинаково) .

Этот отрицательный импульс сбрасывает одноразрядные сумматоры 4. 1 5 4.п в нулевое состояние,в котором на их выходах суммы устанавливается сигнал "0".

Процесс вычисления начинается с подачи на входы 6.1-6.n n-разрядного

5О двоичного множимого Ас (первого операнда) и двух младших разрядов В» и

В и-разрядного множителя В (второго операнда) на входы 7.1 и 7.2. Через время Т на вход 8 подается сиг55 нал "0", по которому производится суммирование на одноразрядных сумматорах 2. 1-2.п. При этом где

Т = Ем,„си + t носа одноразрядного сумматора, выходы 35 и 36 суммы и переноса одноразрядного сумматора, группу 37 элемен5 тов HF.,группу 38 элементов И группуЭ

39 элементов ИЛИ,элемент 40 задержки, информационные входы 4 1-43 и вход 44 нулевой установки сигнала переноса одноразрядного сумматора соответственно, тактовый вход 45 и вход 46 начальных установок одноразрядного сумматора соответственно.

Устройство работает следующим о6разом.

Устройство функционирует в двух режимах: в режиме вычислений, когда и осуществлятся умножение, и в режиме тестирования каждого элемента И матрицы 5 и каждого сумматора 1-4

20 матрицы.

Работа устройства в режиме вычислений организована по конвейерному принципу, суть которого заключается в следующем.

В исходном состоянии на входах

8, 9, 13.1-13.4 установлен сигнал

"1", а на входах 13.5; 13.6 - сигнал

"0". Перед началом работы устройства для умножения на входы 13.2; 13.4 по,", 3 дается отрицательный импульс длительностью t ., при этом с Ер.

1603379 л

1)" макс где Ь

10 при переходе соответственно из "1" в "0" и наоборот; 20

Ьмин — минимальное время задержки сигнала в одноразрядном полном сумматоре при прохождении сигналОВ От ВХОДОВ дО 25 выходов (во всех одноразрядных полных сумматорах оно одинаково).

Ч ерез время макс и+ р (ккакс вьгкисh.

;,ения в первьгх двух строках заканчиВаются, на вход 8 подается сигнал

30 евка

1, которыи осуществляет ..;; запоминание информации, установившейся на выходах одноразрядных сумматоров 2. 1

2.п, и запрещает отработку этими сум. сумматорами сигналов, появляющихся на их информационных входах.

В течение времени осуществления вычислений на одноразрядных сумматорах

1 ° 1"1.п и 2.1-2.п, на одноразрядных " сумматорах 3.1-3.п и 4.1-4.п идет

40 . подготовка к вычислению. На входы

7. 3 и 7.4 подаются разряды В и В о множителя В . К моменту времени и. )иаксН+ р ° (, » заканчивается подача В> и В, вычисления продолжаются на одноразрядных сумматорах 3.1-3.п.

Через время мак и+ Рс макс+ (на вход 9 подается сигнал "0", вычисления осуществляются также на одноразрядных сумматорах 4.1-4.п. При этом на одноразрядных сумматорах 1.1-1.п и 2.1-2.п происходит считывание

Для обеспечения правильной работы устройства для умножения, максимального быстродействия, а также для обеспечения возможности считывания

41 промежуточной информации и коммутации разрядов множителя В, величийа р должна определяться, исходя из сле-. дующей системы неравенств: л

Т3 M0Kc t i (мнн т

>мокс ° мокс к мок >мко > пРи Ткмо>< H

+т л л

Ту мокс ее немок>е, чен (Ткмм>+ > мое );

"макс Н максимальное время переходного процесса В логическом элементе И.

Величина t(определяется неравенством (-о д

Ь максНЕ P "мии t(((р

0-I (5 + макс НЕ.) > величина временной sa держки сигнала в элементе задержки; (-о макс Не максимальное Время пе мо(кс реходного процесса в логическом элементе HF., „, разрядов ведения G с выходов 10.1 и 10.2, а о также подача разрядов В и В множителя В на входы 7.1 и 7.2.

После подачи в момент времени и.

t »«g+ 2Р с. Ма КС На ВХОД 9

"1", который осуществляет запоминание промежуточного результата на выходах одноразряднь|х сумматоров 4.1

4.пк а также запрет отработки одноразрядными сумматорами 4. 1-4.п поступающей информации, вычисление продолжается в сумматорах 1.1-1.п и 2. 1

2.п. В течение времени осуществления вычислений происходит считывание разрядов G, G произведения С с выхоо дов 10.3 и 10.4 устройства для умножения, а также подача разрядов В7 и а

Ва множителя В на входы 7.3 и 7.4.

Пр о цес с пр одолжа е тс я цикл иче с к и.

Когда все и разрядов множителя В поо даны, на входах 7.1-7.4 устанавливается сигнал "0", а процесс вычисления не прекращается до получения всех о

2п разрядов произведения Г с выходов 10. 1-10.4. При необходимости ускорения получения результата можно закончить вычисление сразу же после ввода разрядов В „, и В множителя

В и суммирования их частичных произведений. Тогда на выходах 12.1 и

12.2п-1 одноразрядных сумматоров

4. 1-4.п получается двухрядный код старших разрядов произведения G, коо торый после суммирования на сумматоре с ускоренным переносом дает значение старших разрядов произведео ния С макс И мин нЕ минН) л

Р "мокс (Ткмок» (Ткмокс- Ткмек )) > л т}мокс неееое, чен (Т>мкк с мо» л

6 Смо ° > о> Р > мок С С> е (P >) пРм Тк мокс лало

); л 0.

Смо>. 4f ), 1603379 где вин g — минимальное время переходного процесса в логическом элементе И;

Т з M kc — максимальное время, не5 обходимое для считывания результата с выходов 10.1-10.4 устройства для умножения; к мокС t IG

Т NH — максимальное и минимальк мии ное время коммутации разрядов множителя И д на входах 7.1-7.4 с учетом времени прохождения сигналов через логические элементы И; макс . — величина, равная боль.шему из элементов,записанных в квадратных 20 скобках.

Работа устройства для умножения в режиме тестирования (фиг.6) отлича- ется от работы в режиме вычисления тем, что в исходном состоянии на уста-25 новочный вход 13.6 одновременно с им пульсом сброса подается положительный импульс длительностью t .

) t Г

Этот импульс устанавливает на всех выходах переноса одноразрядных сумматоров 4.r (r = 1, 3, 5,...) сигнал " 1". Затем осуществляется подача тестовых значений первого операнда А (множимого) и второго операнда

В (множителя) аналогично тому,как это осуществлялось в режиме вычислений. Кроме того, синхронно с разрядаьщ первого операнда В осуществляет- 40 ся подача разрядов тестового операнда С на дополнительные входы 11.1.11.4 матрицы одноразрядных сумматоров.

Так как устройство для умножения выполнено в виде замкнутого конвейера, его тестирование осуществляется за счет начальной установки и подачи о таких значений входных операндов А

В о и С, что на каждый одноразрядный сумматор и элемент И в процессе вы, числения поступают все тестовые наборы. При этом результат вычисления о 55 представляет собой не только А х х Во + С, но и сигнатуру всех тестовых откликов. Гсли сигнатура не совпадает с эталонным значением, значит устройство для умножения содержит неисправность. Тестирование осуществляется за N тактов работы конвейера, где

N = 23р + 4р + 3(р-1) = 30р — 3.

При этом одному такту работы конвейера соответствует время переходного процесса в одном ряду ячеек матрицы умножения.

Для удобства описания принято,что матрицы элементов И и матрицы одноразрядных сумматоров образуют матрицу умножения и, соответственно, элемент И и одноразрядный сумматор образуют ячейку умножения ° Ячейка умножения является четырехвходовой и ей соответствуют входные наборы

ABCD, где А — двоичный разряд множимого,  — двоичный разряд множителя, С вЂ” двоичный разряд частичного произведения, поступающего либо с предыдущего ряда, либо для п-ячеек ряда с дополнительных входов матрицы, D— двоичный разряд переноса, поступающий с предыдущего ряда. !

Лля обнаружения однократных константных неисправностей ячейки умножения необходимо иметь четыре тестовых входных набора для тестирования двухвходового элемента И матрицы эле- . ментов И (тест И) и восемь тестовых входных наборов для .тестирования трехвходового одноразрядного полного сумматора (тест 6), т.е. необходимо 4 + 8 = 12 тестовых входных наборов. Кроме того, при тестировании одноразряного сумматора одновременно наполовину проверяется также элемент

И, входящий условно в ту же ячейку умножения. Таким образом необходимо всего 10 тестовых наборов,для тестирования ячейки умножения при.принятой модели одиночной константной неисправности. Эти тестовые входные наборы (в формате АВСВ) представлены на фиг.7 °

Особенностью тестирования устройства для умножения, представляющего собой замкнутую конвейерную матрицу, по сравнению с обычной матрицей для умножения, является то, что поскольку каждая ячейка умножения за один рабочий цикл (одно вычисление) ра1603379 раэ, то в течение од-п ботает 1

Р ного рабочего цикла на вход ячейки ! умножения можно подать 1 тестовых входных наборов, где 1 :- 1.

На фиг.8 приведено распределение тестовых входных наборов в формате

ABCD для развернутой во времени зам кнутой конвейерной матрицы (р = 1), : которая для удобства восприятия представлена в ортогональном виде, Тестовые значения операндов Ào, Во, С при условии, что младшие разразряды находятся слева, равны: !

1 1 1 1 ....... 11 на 1-23 тактах; ют

0 0 0 0 .....,. 00 с (24+f) такта; от 11000..... 001 1000101 11 0011 11 101000

23 рт 000....000 10001111100001011011010

Формула изобретения

Устройство для умножения, содержащее матрицу элементов И и матрицу одноразрядных сумматоров, причем первые входы элементов И i-го столбца матрицы подключены к д-му разряду входа первого операнда устройства (1 i п,где n — разрядность первого операнда), вторые входы элементов

И j-й строки матрицы подключены к

1-му разряду входа второго операнда устройства (1 j 2р, где 2р— число строк матрицы, р — производное целое число, равное количеству разрядов второго операнда, на которое осуществляется умножение за один такт работы устройства), выход каждого j ro элемента И j-й строки матрицы соединен с первым информационным входом i-го одноразрядного сумматора

j-й строки матрицы, выход переноса каждого i-го одноразрядного сумматора k-й строки матрицы соединен с вторым информационным входом i-го одноразрядного сумматора (k+1)-й строки матрицы (1 k 2р-1), выход суммы каждого 1-го одноразрядного сумматора k-Й строки матрицы соединен с третьим информационным входом (1

25 .30

-1) -ro одноразрядного сумматора (1 +

+1)-й строки матрицы (2 4 1 n),âûход переноса i-го одноразрядного сумматора 2р-й строки матрицы соединен с вторым информационным входом 1-го одноразрядного сумматора первой строки матрицы, выход суммы каждого :-го одноразрядного сумматора 2р-й строки матрицы соединен с третьим информационным входом (1-1)-го одноразрядного сумматора первой строки матрицы, выходы суммы одноразрядных сумматоров первого столбца матрицы подключены к соответствующим разрядам результата устройства, третьи информационные входы одноразрядных сумматорон оследнего столбца матрицы подключены к соответствующим разрядам входа задания тестового операнда устройства, выходы переноса и суммы одноразрядных сумматоров 2р-й строки матрицы образуют соответственно группу выходов промежуточного переноса и суммы устройства, тактовые входы одноразрядных сумматоров р-й и 2р-й строк матрицы подключены соответственно к первому и второму тактовым входам устройства, входы начальных установок одноразрядных,сумматоров р-й и 2р-й строк матрицы соединены соответственно с первым и -. вторым установочными входами группы устройства, одноразрядные сумматоры р-й и 2р-й строк матрицы содержат элемент задержки, группу элементов

НЕ, группу элементов И и группу элементов ИЛИ, причем выходы первого, нторого, третьего, четвертого И пятого элементов И группы соединены с соответствующими входами первого элемента ИЛИ группы, выход которого является выходом суммы одноразрядного сумматора, первый, второй и третий информационные входы одноразрядного сумматора подключены к входам первого, второго и третьего элемен- тов НЕ группы соответственно, тактовый вход одноразрядного сумматора через элемент задержки соединен с входом четвертого элемента НЕ группы, выходы шестого, седьмого, восьмого и девятого элементов И группы соединены с соответствующими входами второго элемента ИЛИ группы, выход которого является выходом переноса одноразрядного сумматора, первый, второй и третий входы первого элемента И группы соединены соответственно с

1603379

l2 элементов И группы подключены к третьему информационному входу одноразрядного сумматора, третий вход шестого элемента И.и второй вход вось, мого элемента И группы подключены к второму информационному входу одноразрядного сумматора, третьи входы седьмого и восьмого элементов И группы подключены к первому информационному входу одноразрядного сумматора, выход второго элемента ИЛИ группы соединен с первым входом девятого элемента И группы, второй и третий входы которого подключены соответственно к тактовому входу и входу начальных установок одноразрядного сумматора, о т л и ч а ю щ е е с я тем, что, с целью сокращения времени тестирования, входы нулевой и единичной установки сигнала переноса нечетных одноразрядных сумматоров р-й и 2р-й строк матрицы соединены соответственно с третьим, четвертым, пятым и шестым установочными входами группы устройства, в нечетных одноразрядных сумматорах р-й и 2р-й строк матрицы четвертый вход девятого элемента И группы и пятый вход второго элемента ИЛИ группы подключены соответственно к входам нулевой и единичной установки сигнала перено са одноразрядного сумматора.

1В 77

tg первым, вторым и третьим информационными входами одноразрядного сумматора, четвертый вход первого элемента

И группы соединен с выходом четвертого элемента НЕ группы, первые вхо5 ды второго, третьего и четвертого элементов И группы подключены соответственно к третьему, второму и первому информационным входам одноразрядного сумматора, выход первого элемента ИЛИ группы соединен с первым входом пятого элемента И группы, второй и третий входы. которого подключены соответственно к тактовому входу и входу начальных установок одноразрядного сумматора, выход четвертого элемента HF группы соединен с вторыми входами второго, третьего и четвертого элементов И группы и первыми вхо- 20 дами шестого, седьмого и восьмого элементов И группы, выход первого элемента НЕ группы соединен с третьими входами второго и третьего элементов И группы, выход второго эле- . 25 мента HI. группы соединен с четвертым входом второго элемента И и третьим входом четвертого элемента И группы, выход третьего элемента HF группы соединен с четвертыми входами тре- 3р тьего и четвертого элементов И группы, вторые входы шестого и седьмого

1603379

1603379 ч v з!

603379

1603379

АВ Cl3

ТестЕ

Тест И

Фиг.7

Состав . гель В. Гречнев

Редактор Т.Лчзоренко Техред Л, Сердюкова Корректор М.Иаксимишинец

Заказ 3386 Тираж 567 Подписное

Ф

P HHHH Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Произв бедственно-издательский комбинат "Патент", r.Óærîðîä, ул. Гагарина,101