Параллельный асинхронный регистр

 

Изобретение относится к вычислительной технике и может быть использовано при построении асинхронных устройств приема и хранения информации. С целью упрощения параллельного асинхронного регистра на КМДП-транзисторах, содержащего ячейки 1 - 3 памяти, состоящие из инверторов 4, 5, первого 6 и второго 7 ключевых элементов на МДП-транзисторах N-типа и P-типа соответственно, управляющий триггер 8 на элементе И - ИЛИ-НЕ 9 и элементе И-НЕ 10 и логический элемент 13 на МДП-транзисторах N-типа 14, 15 и P-типа 16, введены элементы И-НЕ 11 и 12. При этом входы элемента И-НЕ 11 соединены с входом 17 разрешения записи и информационными входами 18 - 20 регистра, а выход - с входом элемента И-НЕ 10 управляющего триггера 8. Выход элемента И-ИЛИ-НЕ 9 соединен с первым входом элемента И-НЕ 12, второй вход которого соединен с выходом элемента 13, а выход является выходом индикации записи регистра. 1 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (51)5 G 11 С 19/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н A BTOPCHOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ПСНТ,СССР (21) 4627336/24 — 24 (22) 27.12.88 (46) 15.11.90. Бюл. Р 42 (71) Ленинградский электротехнический институт им, В.И.Ульянова (Ленина) (72) Б.С.Цирлин, В.И,Варшавский, А.Ю.Кондратьев и В.А.Романовский (53) 681.327,66 (088,8) (56) Автономное управление асинхрон †. ными процессами в 3ВМ и дискретных системах. Под ред, Варшавского В.И.

M,: Наука, 1986, с. 355, рис. 11-19.

Авторское свидетельство СССР

Ф 1354249, кл. С 11 С 19/00, 1986. (5 4) ПАРАЛЛЕЛЬНЫЙ АСИНХРОННЫЙ P E ГИСТР (57) Изобретение относится к вычисли- тельной технике и может быть использовано при построении асинхронных устройств приема и хранения информации. С целью упрощения параллельного

„„SU» 1607016 А 1

2 асинхронного регистра на ИЩП-транзисторах, содержащего ячейки 1-3 памя-( ти, состоящие из инверторов 4, 5, первого 6 и второго 7 ключевых элементов на ИДП-транзисторах и-типа и р †ти соответственно, управляющий триггер 8 на элементе И-ИЛИ-НЕ 9 и элементе И†HE 10 и логический элемент 13 на МЛП-транзисторах и-типа

14,,15 и р †ти 16, введены элементы

И-НЕ 11 и 12, При этом входы элемента И-НВ 11 соединены с входом 17 разрешения записи и информационными входами 18 — 20 регистра, а выход — с входом элемента И-HE 10 управляющего триггера 8. Выход элементы И-. ИЛИ-HE 9 соединен с первым входом элемента

И-НЕ 12, второй вход которого соединен с выходом элемента 13, а выход является выходом индикации записи регистра. 1 ил.

1607016

Изобретение относится к вычислительной технике и может быть использовано при. построении асинхронных устройств приема и хранения информа5 ции .

Целью изобретения является упрощение асинхронного параллельного регистра при его реализации на К1ЩПтранзисторах. 1О

На чертеже представлена схема параллельного асинхронного регистра.

Регистр содержит ячейки 1-3 памяти, каждая из которых состоит из пернога 4 и второго 5 инверторов, перво- 15 го ключевого элемента 6 на МДП-тран;зисторе п-типа и второго ключевого

,элемента 7 на МДП-транзисторе р-типа, - :;управляющий триггер 8, выполненный на элементах И-ИЛИ-НЕ 9 и И-HE 10, 20 . элементы И-НЕ 11 и 12 и логический элемент 13,,выполненный на МДПтранзисторах 14 и 15 и-типа и 16 р-типа.

Сопротивления каналов открытых 25

МДП-транзисторов р- и и-типов второго инвертора 5 каждой ячейки памяти в

К-1 раз больше сопротивления каналов .открытых МДП-транзисторов первого 6 и второго 7 ключевых элементов данной 30 ячейки памяти, где К вЂ” отношение напряжения питания регистра к пороговому напряжению МДП транзисторов первого инвертора 4 данной ячейки памяти.

На чертеже показаны также вход 17 разрешения записи регистра, информационные входы 18-20, выход 21 индикации записи регистра, информационные выходы 22-24, шина 25 напряжения питания, шина 26 нулевого потенциала. 40

Регистр работает следующим образом

В исходном состоянии на вход 17 разрешения записи регистра подается высокий потенциал, который открывает транзистор 6, а на выходе элемента 13,45 т.е. на стоках его транзисторов 1416, также имеется высокий потенциал, который закрывает транзистор 7 ячеек

1-3 памяти. При этом на входе инвертора 4 каждой ячейки 1-3 памяти появ50 ляется низкий потенциал,(поскольку сопротивление канала транзистора 6 меньше сопротивления канала транзистора р-типа инвертора 5, он "перетягивает" инвертор 5), а на выходе инвертора 4 - высокий потенциал, т.е. ячейки 1-3 памяти находятся в нулевом состоянии. В результате на выходе элемента 11 имеется низкий потенциал, на выходе элемента 10 управляющего триггера 8 — высокий потенциал, а на выходе элемента 9 этого триггера— низкий потенциал. Последний поступает на вход элемента 12 и на его выходе устанавливается высокий потенциал, т.е. на выходе 21 регистра в начальном состоянии имеется высокий потенциал, свидетельствующий о готовности регистра к приему кода с входов 18-20, После того как на информационных входах 18-20 ячеек 1-3 памяти установятся потенциалы, соответствующие значениям разрядов записываемого кода, на вход 17 регистра подается низкий потенциал. Этот потенциал через открытый транзистор 14 элемента

13 поступает на выход последнего, откуда — на затворы транзисторов 7 ячеек 1-3 памяти, транзисторы 6 которых закрыты низким потенциалом с входа 17 регистра, Транзисторы 7 ячеек 1-3 памяти открываются и информация с входов 18-20 поступает на входы инверторов 4, при этом, если на соответствующий информационный вход подан низкий потенциал, то состояние не изменяется и на.выходе инвертора 4 этой ячейки потенциал остается высоким.

Если же на соответствующий информационный вход подан высокий потенциал, то на выходе инвертора 4 этой ячейки появляется низкий потенциал, поскольку на его входе устанавливается высокий потенциал (сопротивление канала транзистора 7 меньше сопротивления канала транзистора п-типа инвертора 5 и транзистора 7 "перетягивает" инвертор 5), После того как информация запишется во все ячейки 1-3 памяти и потенциалы на выходах их инверторов

4 станут противоположными потенциалам на информационных входах 18-20, произойдет переключение элемента 9 управляющего триггера 8. При наборе значений на информационных входах 18-20, не требующем переключения ячеек 1-3 памяти, переключение элемента 9 триггера 8 вызывается только появлением низкого потенциала на выходе элемента

13. Одновременно с этим низкий потенциал, поданный на вход 17 регистра, вызывает появление высокого потенциала на выходе элемента 11. Переключение элементов 9 и 11 вызовет в свою очередь срабатывание элемента 10 управляющего триггера 8, на выходе которого появится низкий потенциал, 5 160 закрывающий транзистор 14 и открывающий транзистор 16 элемента 13, в результате чего на выходе последнего появится высокий потенциал (транзистор 15 этого элемента был закрыт высоким потенциалом с выхода элемента

9). Таким образом, на обоих входах элемента 12 появятся высокие потенциалы с выходов элементов 9 и 13, что вызовет появление низкого потенциала на выходе элемента 12, т.е, на выходе

21 регистра, что является признаком завершения процесса записи. Кроме того, высокий потенциал с выхода элемента 13 закроет транзисторы 7 ячеек 1-3 памяти, т.е. сделает эти ячейки нечувствительными к изменению значений на информационных входах

18-20 ("отсечет" эти ячейки памяти от информационных входов).

После этого произвольно могут изменяться сигналы на информационных входах 18-20 ячеек 1-3 памяти ° с тем, чтобы к моменту следующей записи кода в регистр на этих входах были установлены потенциалы, соответствующие значениям разрядов записываемого кода.

Перед новой записью кода в регистр последний должен быть возвращен в исходное состояние, для чего высокий потенциал подается на вход 17 регистра. Это приведет к открыванию транзисторов 6 ячеек 1-3 памяти, что, в свою очередь, вызовет появление низких потенциалов на входах инверторов 4 этих ячеек, а затем высоких потенциалов на выходах этих инверто— ров. После того, как все ячейки 1 — 3 памяти перейдут в нулевое состояние, на выходе элемента 11 появится низкий потенциал, что вызовет появление высокого потенциала на выходе элемента 10 управляющего триггера 8, а затем низкого потенциала на выходе элемента 9 этого триггера. Последнее приведет к появлению высокого потенциала на выходе элемента 12, т.е, на выходе 21 регистра, что является признаком завершения переходных проЦессов при возврате регистра в исходное состояние.

Затраты оборудования при реализации предложенного регистра составляют (12m-17) транзисторов, где m — число памяти регистра. Ь прототипе эта величина равна соответственно (26m-22), т.е. имеет место упрощение параллельного асинхронного регистра на КМДП7016 6 транзисторах по сравнению с прототипом (при любом числе ячеек памяти), 10

Фо рмула изо 6ре те ни я

Параллельный асинхронный регистр на КМДП-транзисторах, содержащий m ячеек памяти, каждая из которых состоит из двух инверторов, причем вход и выход первого инвертора соединены соответственно с выходом и входом второго инвертора, управляющий триггер на элементах И-ИЛИ-НЕ и И-НЕ, причем первый вход элемента И-НЕ соединен с выходом элемента И-ИЛИ-НЕ, а выход — с первыми входами тп групп элемента И-ИЛИ-НЕ, вторые входы которых являются соответствующими информационными входами регистра, и логический элемент, состоящий из двух

МДП вЂ транзистор и-типа и одного МДПтранзистора р †ти, затвор которого соединен с затвором первого МДП-транзистора и-типа и с выходом элемента

И-HE управляющего триггера, сток— со стоком первого МДП-транзистора

n — типа, исток которого соединен с шиной напряжения питания, о т л и— ч а ю шийся тем, что, с целью упрощения регистра, он содержит два элемента И вЂ” НЕ, причем выход первого элемента И-НЕ соединен с вторым входом элемента И-НЕ управляющего триггера, первый вход которого соединен с первым входом второго элемента

И-НЕ, выход которого является выходом индикации записи регистра, а в каждую ячейку памяти введены первый ключевой элемент на МДП-транзисторе п-типа, исток которого соединен с шиной нулевого потенциала, сток — с входом первого инвертора данной ячейки памяти, а затвор — с истоками первого и второго МДП-транзисторов и-типа логического элемента и является входом разрешения записи регистра, и второй ключевой элемент на МДП-транзисторе р †ти, сток которого соединен с выходом первого инвертора данной ячейки памяти, затвор — со стоками первого и второго МДП вЂ транзистор и-типа логического элемента и с вторым входом второго элемента И-НЕ, а исток с вторым входом соответствующей группы элемента И-ИЛИ-НЕ управляющего триггера, затвор второго MPII-транзистора логического элемента соединен с выходом элемента И-ИЛИ-НЕ управляющего триггера, третьи входы m групп

1607016

Составитель А.Дерюгин

Редактор А,Маковская Техред М,Ходанич Корректор А.Обручар

Заказ 3552 Тираж 487 Подписное

РчИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", г.ужгород, ул. Гагарина,101 которого соединены с m входами перво.

r,о элемента И-HE с выходами первых

У

I инверторов соответствующих ячеек памяти и являются информационными выхо5 дами регистра, а первый и второй входы (m+1)-й группы соединены соответственно с первым входом первой группы данного элемента и с первым входом второго элемента И-НЕ, (в+1)-й вход первого элемента И-НЕ соединен с истоками МДП-транзисторов и-типа логического элемента.