Параллельный асинхронный регистр на мдп-транзисторах

 

Изобретение относится к вычилительной технике и может быть использовано в асинхронных устройствах хранения информации. С целью упрощения параллельного асинхронного регистра, содержащего ячейки памяти 1-3, состоящие из элемента ИЛИ-И-НЕ 5 и логического элемента 6, выполненного на нагрузочном 7 и ключевых 8-10 МДП-транзисторах, и управляющий триггер 12, состоящий из инвертора 13 и элемента И-ИЛИ-НЕ 14, в логический элемент 6 каждой ячейки памяти введен четвертый ключевой транзистор 11, управляющий вход 15 регистра соединен с входом первой группы элемента 5 и с затвором транзистора 11 ячеек памяти 1-3, сток которого соединен с истоком транзистора 8, затвор которого соединен с выходом элемента 5 и входом триггера 12, а сток - с истоком нагрузочного транзистора 7, входом второй группы элемента 5 и другим входом триггера 12, выходы которого соединены с управляющим выходом 19 регистра и первым входом третьей группы элемента 5 и затворами транзисторов 9 и 10 элемента 6 ячеек памяти 1-3, информационные входы 16-18 которых соединены со вторым входом третьей группы элемента 5 и истоком транзистора 10 элемента 6 этих ячеек памяти. 1 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (я)5 6 11 С 19/00

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

1 (21) 4605552/24-24 (22) 14.11.88. (46) 23.12.90. Бюл, ЬЬ 47 (71) Ленинградский электротехнический институт им. В,И. Ульянова (Ленина) (72) Б,С. Цирлин, В.И. Варшавский, А.Ю. Кондратьев и В.А. Романовский (53) 681.327.66(088.8) (56) Авторское свидетельство СССР

М 583480, кл. G 11 С 19/00, 1977.

Авторское свидетельство СССР

N 1354249, кл. G 11 С 19/00, 1986. (54) ПАРАЛЛЕЛЬНЫЙ АСИНХРОННЫЙ РЕГИСТР НА МДП-ТРАНЗИСТОРАХ (57) Изобретение относится к вычислительной технике и может быть использовано в асинхронных устройствах хранения информации. С целью упрощения параллельного асинхронного регистра, содержащего ячейки памяти 1 — 3, состоящие из элемента ИЛИ вЂ” И вЂ” НЕ 5 и логического элемента 6, выполненного на нагрузочном 7 и ключевых 8 — 10 Ы 1615807 А1

МДП-транзисторах, и управляющий триггер

12, состоящий из инвертора 13 и элемента

И вЂ” ИЛИ- НЕ 14, в логический элемент 6 каждой ячейки памяти введен четвертый ключевой транзистор 11, управляющий вход 15 регистра соединен с входом первой группы элемента 5 и с затвором транзистора 11 ячеек памяти 1 — 3, сток которого соединен с истоком транзистора 8, затвор которого соединен с выходом элемента 5 и входом триггера 12, а сток — с истоком нагрузочного транзистора 7, выходом второй группы элемента 5 и другим входом триггера 12, выходы которого соединены с управляющим выходом 19 регистра и первым входом третьей группы элемента 5 и затворами транзисторов 9 и 10 элемента 6 ячеек памяти 1 — 3, информационные входы 16 — 18 которых соединены со вторым входом третьей группы элемента 5 и истоком транзистора 10 элемента 6 этих ячеек памяти.

1 ил.

1615807

10

Изобретение относится к вычислительной технике и может быть использовано в асинхронных устройствах хранения информации.

Цель изобретения — упрощение регистра

На чертеже приведена схема регистра.

Регистр содержит ячейки 1 — 3 памяти, : шину нулевого потенциала. Каждая ячейка памяти состоит иэ элемента ИЛИ-И вЂ” НЕ, 5 и логического элемента б„выполненно,,го на нагрузочном 7 и первом 8, втором 9, третьем 10 и четвертом 11 ключевых ! МДП-транзисторах, управляющий триггер, .12, состоящий из инвертора l3 и элемента . И вЂ” ИЛИ вЂ” HE 14. На чертеже показаны также вход 15 разрешения записи, информационные входы 16 — 18, выхоц 19 индикации записи,.информационные выходы 20 — 22, шина 23 питания. Вход 15 и выход 19 являются управляющими.

Регистр работает следующим образом.

В исходном состоянии на управляющем входе 15 регистра имеется значение "0", в результате чего на выходах элементов 5 и 6 всех ячеек 1 — 3 памяти имеются значения

"1", на выходе элемента 14 управляющего триггера 12 — значение "0", а на выходе инвертора 13, т.е. на управляющем выходе

i 19 регистра — значение "1".

После того как на информационных входах 16 — 18 ячеек 1 — 3 памяти установлены значения разрядов записываемого кода, на управляющий вход 15 регистра подается значение "1", разрешающее запись кода в регистр. При этом, если на каком-либо из ин рормациснных входов 16 — 18 имеется значение "1", то на вь,ходе элемента 5 соответствующей из ячеек 1-3 памяти появится значение "0", а на выходе ее элемента 5 сохранится значение "1", если на данном информационном входе имеется значение, "0", то на выходе элемента 5 этой ячейки памяти сохранится значение "1", а на выходе ее элемента 6 появится значение "0".

Когда значения на выходах элементов 5 и 6 станут противоположными у всех ячеек 1—

3 памяти, т.е. после того как вс все ячеики 1 — 3 памяти регистра запишутся разряды кода, на выходе элемента 14 управляющего .триггера 12 появится значение "1", которое

"отсечет" ячейки 1 — 3 памяти от информационных входов 16 — 18, а затем на выходе инвертора 13 управляющего триггера 12, т.е. на управляющем выходе 19 регистра— значение "0", что свидетельствует о завершении процесса записи в регистр.

Сразу после этого мОжнО начать изме" нение значений на информационных входах

16 — 18 регистра, подготавливая разряды нового кода для записи. При этом, поскольку на затворы транзисторов 10 элементов 6 ячеек памяти 1 — 3 поступают значения "0" с управляющего выхода 19 регистра, эти транзисторы закрыты и не препятствуют изменению значений на информационных входах 16 — 18 ячеек 1 — 3 памяти (не пропускают на эти входы потенциал шины 23 регистра, к которой через открытые транзисторы 9 этих элементов подключены стоки транзисторов 10), Перед тем как осуществить очередную запись разрядов кода в регистр необходимо привести его в исходное состояние, для чего на управляющий вход 15 регистра подается значение "0". В результате на выходах weментов 5 и 6 всех ячеек "; — 3 памяти появятся значения "1", после чего сначала на выходе элемента 14 управляющего триггера

12 появится значение "О", которое снимет

"отсечку" ячеек 1 — 3 памяти от информационных входов 16 — 18 (в частности„закроет транзисторы 9 элементов 6 этих ячеек памяти, что отключит стоки транзисторов 10 этих элементов ст шин 23 регистра), а затем на выходе инвертора 13 управляющего триггера 12, т.е, на управляющем выходе.19 регистра — значение "1", свидетельствующее с завершении перехода регистра. в исходное состояние.

В предлагаемом регистре, так же, как и в известном, при управлении процессом записи информации в регистр и его возвратом в исходное состояние с помощью сигнала на управляющем выходе 19 регистра устраняется влияние разброса задержек элементов последнегс на е1-о работу.

Оценивая сложность параллельногс асинхронного регистра числом МОП транзи сторов, необходимых для его реализации, получают (14п, + 4), где и — число ячеек памяти регистра. В известном регистре эта величина составляет (16п+ 17), т,е. имеет место упрощение регистра для любого и

Цикл работы составляет бт, где т — задержка одного элемента регистра.

Формула изобретения

Параллельный асинхронный регистр на

МДП-транзисторах, содержащий и ячеек памяти, каждая из которых состоит из элемента ИЛИ-И-НЕ и логического элемента, выполненного на нагрузочном и трех ключевых ранзисторах, причем сток нагрузочноГО транзистОра соединен с шиной питания регистра, а исток — со стоком первого ключевогс транзистора и с входом первой группы элемента ИЛИ вЂ” И вЂ” НЕ. и является соответствующим информационным выходом регистра, затвор первого ключевого транзистора СОединен с выходом элемента

1615807

Составитель А, Дерюгин

Редактор Л. Зайцева Техред M.Moðãåíòàë Корректор В. Гирняк

Заказ 3992 Тираж 487 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., 4/5

Производственно-издательский комбинат "Патент", г. Ужгород, ул.Гагарина, 101

ИЛИ-И вЂ” HE, вход второй группы которого является входом разрешения записи регистра, а первый вход третьей группы соединен с затвором второго кл ючевого транзистора логического элемента данной ячейки памяти и является соответствующим информационным входом регистра, исток второго ключевого транзистора логического элемента соединен с виной нулевого потенциала регистра, а сток — со стоком третьего ключевого транзистора логического элемента данной ячейки памяти, и управляющий триггер, состоящий из элемента И-ИЛИ-НЕ и инвертора, вход которого соединен с выходом элемента

И-ИЛИ-НЕ, а выход — с первыми входами и групп элемента И-ИЛИ-НЕ, вторые и третьи входы которых соединены со стоками и затворами первых ключевых транзисторов логических элементов соответствующих ячеек памяти и с входами

{п + 1)-й группы элемента И вЂ” ИЛИ-НЕ управляющего триггера, о т л и ч а ю щ и йс я тем, что, с целью упрощения регистра, логический элемент каждой ячейки памя5 ти содержит четвертый ключевой транзистор, исток и сток которого соединены соответственно со стоком третьего и истоком первого ключевых транзисторов данного логического элемента, а затвор—

10 с входом второй группы элемента ИЛИ вЂ” И вЂ” НЕ данной ячейки памяти, первый вход третьей группы которого соединен с истоком третьего ключевого транзистора логического элемента данной ячейки памяти, 15 затвор которого соединен с выходом йнвертора управляющего триггера и является выходом индикации записи регистра, а вход инвертора управляющего триггера соединен с вторыми входами третьей груп20 пы элементов ИЛИ вЂ” И- НЕ каждой ячейки памяти.