Схема формирования переносов сумматора

 

Изобретение относится к вмчислительной технике и может быть использовано в многоразрядных сумматорах. Целью изобретения является повышение .быстродействия схемы Лормироилния переносов сумматора. Схема содержит последовательно включенные секции обходного переноса, каждая из которых состоит из блоков 1 переноса, имеющих каждый вход 2 распространения , вход 3 генерации переноса, вход 4 и выход 5 переноса, вход 6 синхронизации и выход 7 распространения переноса, элементов ИЛИ-НЕ 8, 9, элемента И-НЕ 10, элемента НЕ 11 и МОП-транэисторол 12-15, имеет вход 16 и выходы 17 сквозного и вход 18 и выход 19 обходного переносов и подключена к шине 20 питания, обпей шине 21, шине 22 синхронизации схемы. Поставленная цель достигается путем электрической развязки цепей сквозного и обходного переносов. 2 ил. с Ј

СаЮЭ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (51) 5 С 06 F 7/50

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

K А BTOPCKOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЭОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР (21) 4487479/24 (22) 28.09.88 (46) 30.01.91. Еюл. h 4 (72) С.С.Коваленко, В.I!. Горский и В.В.Ковалев (53) 681.325(088.8) (56) Medd С., Conway 1., Introduction

to VLSI Systems. MA. Addison — Wesbey, 1980, р. !50.

Заявка Японии ?/ 60-134932, кл. G 06 F 7/50, 1985. (54) CXFMA ФОРМИРОВАНИЯ ПЕРЕНОСОВ

СУММАТОРА (57) Изобретение относи гся к вь/(ислительной технике и может быть использовано в многоразрядных сумматорах.

Белью изобретения являе гся повьп((ение . быстродействия схемы ((ормировлния

„„SU„„1624443 А 1

2 переносов сумматора. Схема со1.,ержит последовательно включенные секции обходного переноса, каждая из которых состоит из блоков 1 переноса, имеющих каждый вход 2 распространения, вход 3 генерации переноса, вход

4 и выход 5 переноса, Rxop, 6 синхронизации и выход 7 распространения переноса, элементов ИЛИ-HF. 8, 9, элемента И-HF. 10, элемента HF. 11 и

?!ОП-транзисторов 12-15, имеет вход

16 и выходы 17 сквозного и вход 18 и выход 19 обходного переносов и подключена к шине ?0 питания, обшей m»не 21, шине 22 синхронизации схемы.

Поставленная цель пост»гается путем электрической развязки цепей сквозного и обходного переносов. ?. ип.

1624443

ИaoápeтеHHe ОтнОситсЯ к Вычислигельной технике и может быть использовано в бысгродействующих многоразрядных суммагорлх.

lleJIb изобретлния — повышение быстродействия схемы.

Нл фиг. 1 представлена схема секции обходного переносл на четыре разряда, на фиг. 2 — один из вариантов схемотехнической реализации блокл

10 переноса.

Схема формирования переносов сумма-гора содержит послег<,овательно включенные секции переноса, каждая из ко- 1g торых (фиг. 1) состоит из блоков 1 переноса, имеющих по одному входу распространения 2 и генерации 3 переноса, входу 4 и выходу 5 переноса, входу синхронизации б и выходу рлспрост- 20 ранения переноса 7, элементов ИЛИ-HE

8 и 9, элемента И-НЕ 10, элемента НЕ

11 и МОП-транзисторов 12-15, имеет входы и выходы сквозного 16 и 17 и обходного 18 н 19 переносов и подклю- is чена к шине 20 питания, общей шине 21, шине 22 синхронизации, входам генерации с „ и распространения Р, переноСа и Вь<ходам переноса Г схемы.

Схема работает слег<ующим образом.

В первой фазе нл вход 22 синхронизации подается сигнал, значение которого соответствует уровню логической единицы. При этом на выходах элементов ИЛИ-HF. 8 и 9 устанавливают35 ся нулевые значения сигналов, транзисгоры 14 и 15 закрываются, но открываегся транзистор 13. В результате цепь обходного переноса (выход 19) предзлряжается JIn урОВня логическОй 40 единицы. Лналогично схемотехническая реализация блока 1 обеспечивает установку уровня логической единицы в цепи сквозного переноса (Входы 4 и выходы 5 блоков 1), образованной после- 45 довательно включенными блоками 1. После перехода цепей переноса в заряженное состояние происходит смена инверсньгх значений сигналов на входах генерации <, = X Y. где Х и

50 двоичные разряды входных слагаемых сумм»гора) и распространения (P

1 х <е1 < ) пере реп .

1 1

Во второй фазе на Вход 2? подается сигнал, имеющий уровень логического нуля. Если Р1 = 0 и & = 1, то на вы- ход 5 i-го блока 1 проходит сигнал с его входа 4. Если P, = 1 и G = О, rn

НЛ ВЫХОДЕ 5 I. ÃO 6TIoKa 1 уСТЛНЛВЛИвается уровень логи <еского нуля независимо от значения сигналл нл его входе 4. В противном случае (Р, = 1 и G = 1) на выходе 5 i-г< блока 1 сохраняется .единичное значение сигнала. Для выпольения уклзлнньгх выше функций блок 1 переноса может быть реализован на двух элементах ИЛИ-HF. 23 и 24 и трех транзисторлх 25-27 (фиг.2). Таким образом по цепи сквозного переноса происходит распространение инверсных значений сигналов переноса (С; = (; + ), Ñ;,). Одновремен.— но на выходах 7 блоков 1 устанавливаются прямые значения сигналов рас пространения переноса (P, ) . Причем, если Р, = ...=- Рп, = 1, fn на выходе элемента И, обрлзс<нанного последовательно включенными эпементами 10 и 11, устанавливается единичное значение сигнала. Транзистор 12 огкрь<вается и, так как транзистор 13 закрыт, на

Выход 19 проходит сигнал с входа 18 »< — 1 (С = С ). Таким обр»зом происходит распространение инверсных сигналов перенос» по цепи Обходного переносл.

При переходе схемы во вторую фазу рабогы снимается блокIIpor<êa с э.)ементов ИЛИ-HF, 8 и 9 и н» затворах транзисторов 14 и 15 устлнлвливлются инверсные знлчеиия сигналов с выходов

17 и 19 соответственно. Если низкий уровень сигнала установился хотя бы на одном из выходов 17 или 19 (Гг) = 0 или Г, = О), то огкрываются оба транзис.тора 14 и 15. В резульглте сигналы на выходах 17 и 19 будут иметь одинаковые значения

-1 (С„ = (,„), Таким образом происходит связь цепей обходного и сквозного переноса. Причем данная свггзь практически исключает влияние плрлзитных емкостей в цепи сквозного переноса на динамические характеристики цепи обходного переноса.

Ф о р м у л л и з о б р е т е н и я

Схема формирования переносов сумматора, содержащая секции обходного переноса, каждля нз которых состоит из и блоков переноса, элемента И-HF., элемента HF. и сбходного транзистора, причем в каждой гекции затвор обходного транзистора соединен с выходом элемент» НЕ, вход кnvopcrn с«Од<<Лен с выходом элемент» И- .!F,, к», дый вх< д ко-горого соединен с выхс<дом рлспро1624443

Фиг. 2 странения переноса соответс.гвующего блока переноса данной секции, исток обходного транзистора первой секции соединен с входом переноса схемы и входом перенося первого блока переноса схемы, а исток обходного транзистора каждой последующей секции со стоком обходного транзистора предыдущей секции, выход переноса каждого блока переноса схемы соединен с входом переноса следующего блока переноса схемы и соответствующим выходом переноса схемы, входы синхронизации всех блоков переноса схемы объединены и подключены к входу синхронизации схемы, каждый иэ входов генерации и распространения переноса схемы подключен к одноименному входу соответствующего блока переноса схемы, отличающаяся тем, чro, с целью повьпиения быстродейсгвия схемы, в каждую секцию обходного перенося введггц двя элеменгя ИЛИ-ИЕ и три гранзисторя, причем в каждой секции сток первого транзистора со5 единен со стоком обходного транзистора, истоком вгорого тран исгоря и первым входом первого элемента ИЛИ-НЕ, выход которого с åïèíåí с затвором третьего транзистора, исток которого соединен с выходом переноса и-го блока переноса данной секции и первым входом второго элемента ИЛИ-НЕ,выход которого соединен с затвором втopoI о TpRH3HcTclp;l вторые входы всех элементов ИЛИ-HF, схемы и затворы первых транзисторов секций объединены и подключены к входу синхронизации схемы, истоки первых гранзисторов c -екций подключены к BIH

30 не питания схемы, я стоки вторых и третьих гранзисторов секций — к общей нине схемы.