Устройство управления доступом к памяти для обмена массивами данных в многопроцессорной системе

 

Изобретение относится к вычислительной технике и предназначено для работы в мультипроцессорной системе обработки данных, использующей общую информационную шину для доступа к общим ресурсам, 3/00, 3/04, ДОв частности к общей памяти группы процессоров или системы в целом. Цель изобретения - повышение производительности многопроцессорной системы за счет уменьшения времени работы с общей шиной процессора и интенсивности обращения к ней. Устройство содержит блок 1 дешифрации, блок 2 регистров-счетчиков, блок 3 управления , коммутатор 4 управления, коммутатор 8 адреса, коммутатор 9 данных, блоки 37 и 38 внутренней и внешней памяти. Устройство дополнительно содержит мультиплексор 12, схим I 1 сравнения, регистр-счегчик 10, коммутаторы 5. 6, формирователь 7 импульсов, триггер 13, элементы ИЛИ 14,15, элементы И 16-20. Это позволяет исключить буферизацию передаваемых из памяти-источника к памяти-приемнику данных, что уменьшает время загрузки массива за счет уменьшения интенсивности обращения процессора к общей шине. 3 з.п. ф-лы, 5 ил. & (Л

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК (51)5 G 06 Г 15 16 13 14

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А BTOPCKOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМ

ПРИ ГКНТ СССР (21) 4664028/24 (22 ) 20.03.89 (46) 07.03.91. Бюл. № 9 (71) Институт кибернетики им. В. М. Глушкова (72) P. И. Белицкий, A. И. Зайон !ковский и Н. В. Панина (53) 681,325(088 8! (56) Г1атент США ¹ 4481578, кл. С 06 Е 3/00, опублик. 1984.

Заявка ЕПВ ¹ !08969, кл. (i 06 f= 3,/04, опублик. 1984. (54) УСТРОЙСТВО УГ1РАВЛЕНИЯ ДОСТУГ1ОМ К ПАМЯТИ ДЛЯ ОБМЕНА МАССИВАМИ ДАННЫХ В МНОГОПРОЦЕССОРНОЙ СИСТЕМЕ (57) Изобретение относится к вычислительной технике и предназначено для работы в мультипроцессорной системе обработки данных, использующей общую информационную шину для достугпа к общим ресурсам, „„SU„. 1633418 A 1

2 в частности к общей памяти группы процессоров или системы в целом. Цель изобретения — повышение производительности многопроцессорной системы за счет уменьшения времени работы с общей шиной процессора и интенсивности обращения к ней.

Устройство содержит блок 1 дешифрации, блок 2 регистров-счетчиков, блок 3 управления, коммутатор 4 управления, коммутатор

8 адреса, коммутатор 9 данных, блоки 37 и

38 внутренней и внешней памяти. Устройство дополнительно содержит мультиплексор 12, схему !! сравнения, регистр-счегчик 10, коммутаторы 5. 6, формирователь 7 импульсов, триггер 13, элемснты ИЛИ 14,15, элементы И !6 — 20. Это позволяет исключить буферизацию передаваемых из памяти-источника к памяти-приемнику данных, что уменьшает время загрузки массива за счет умс ньшения интенсивности обращения процессора к оснцей шине. 3 з.п. ф-лы, 5 ил.

1633418

Изобретение относится к вычислительной технике и предназначено для работы в мультипроцессорной системе обработки данных, использующей общую информационную шину для доступа к общим ресурсам, в частности к общей памяти группы процесоров или системы в целом.

Целью изобретения является повышение производительности многопроцессорнои системы за счет уменьшения времени работы с общей шиной процессора и интенсивности обращения к ней.

На фиг. 1 приведена функциональная схема устройства; на фиг. 2 — 4 — функциональные схемы блоков дешифрации, регистров-счетчиков и управления соответственно; на фиг. 5 — временная диаграмма работы устройства.

Устройство (фиг. 1) содержит блок 1 дешифрации, блок 2 регистров-счетчиков, блок

3 управления, коммутатор 4 управления, коммутаторы 5 и 6, формирователь 7 импульсов, коммутаторы адреса 8 и данных 9, регистр-счетчик 10, схему 11 сравнения, мультиплексор 12, триггер 13, элементы

ИЛИ 14 и 15, элементы И 16 — 20, первый 21 и второй 22 информационные входы-выходы устройства, адресный вход 23 устройства и адресный вход-выход 24 устройства, вход

25 признака режима устройства, вход 26 признака памяти устройства, вход 27 признака обращения устройства, вход-выход 28 признака режима устройства, вход-выход 29 признака памяти устройства, вход-выход

30 признака обращения устройства, входвыход 31 признака прямого доступа устройства, вход-выход 32 системной готовности устройства, внешний синхронизирующий вход 33 устройства, выход 34 запросы магистрали устройства, выход 35 готовности устройства, вход 36 разрешения захвата магистра IH устрой«тва, а также блоки внутренней 37 и внешней 38 памяти.

Блок 1 дешифрации (фиг. 2) содержит дешифратор 39, триггеры 40 и 41, счетчик 42, элементы И 43 — 45 и элемент ИЛИ 46.

Блок 2 регистров-счетчиков (фиг. 3) содержит регистры-счетчики 47 и 48.

Блок 3 управления (фиг. 4) содержит регистр 49 сдвига, коммутатор 50, триггер

51, формирователь 52 импульсов, элементы

И 53 и 54 и элемент ИЛИ 55.

Устройство работает следующим образом.

При всяком обращении на адресном входе 23 устройства установлен код адресы. иа входе 25 признака режима устройства сигнал, определяющий направление передачи слова, на входе 26 признака памяти устройства — сигнал, интерпретирующий код адреса в качестве положения ячейки памяти или номера устройства ввода-вывода, на входе 27 признака обращения устройства сигнал обращения, формирование которого производится на такт ранее сигнала иа входе

25, а снятие — одновременно с оконча50

5

45 нием последнего. Перед обращением, реализующим обмен данными ио каналу прямого доступа, в устройстве программно осуществляется последовательная запись величин, задающих адрес начальной ячейки для занесения массива информации, длину массива и признак режима параллельного обмена. Запись первых двух указанных величин производится < оответственно в регистрысчетчики 47 и 48. При этом на входах "5 и 26 задаются активные низкие уровни сигналов, на входе 27 — высокий, а на адресном входе

23 — од, старшие позиции которого воз действуют на элемент И 43 и вызывают на его выходе сигнал низкого уровня, что совместно с кодом группы младших разрядов адресного входа 23 приведет к активизации первого, а затем и второго выходов дешифратора 39, сигналы с которых используются как импульсы занесения информации соответственно в регистры-счетчики 47 и 48. При этом значения, записываемые в указанные регистры-счетчики 47 и 48, определяются состоянием первого информационного входавыхода 21.,Третий выход дешифратора 39 предназначен для указания режима обмена массивом данных по каналу прямого доступа и активизируется аналогичным образом перед выполнением обращения, реалищующим чтение первого эчемента массива из блока 38 внешней памяти. Появлеии«на третьем выходе дешифратора 39 импульса. поступающего на единичный вход триггера

4l, установит на инв«рсном выходе последнего активный уровень «Лог. О», что вызывает подключение через мультиплексор 12 к выходам регистра-счетчика 47 адресных линий блока 37 внутренней памяти, тем самым задавая на них адрес начальной ячейки для занесения информации, а через элемент И

18 определяет наличие уровня «Лог. О» (иризнака режима записи) на управляющем входе записи/чтения блока 37 внутренней

IIB МЯТИ.

Сигнал низкого уровня на третьем выходе дешифратора 39 является также импульсом записи информационной константы в счетчик 42, который работает в вычитающем режиме и предназначен для задания временного интервала ожидания. Введение счетчика 42 позволяет принять участие в ре жиме обмена массивом данных IIo каналу прямого доступа большему числу процессоров системы.

Высокий уровень сигнала на прямом выходе григгера 41 при наличии «Лог. 1» на выходе счетчика 42, установленной в результате записи информационной константы. разрешит в следующем цикле обращения (чтения из блока 38 внешней памяти) прохождение синхроимпульсов с входа 33 через элемент И 45 на счетный вход счетчика

42. Появление «Лог. !» на входе 27 в цикле чтения из блока 38 BHPIIIHPH памяти перс1633418 ключи г триггер 40 готовности в соответствии с состоянием информационного входа в состояние «Лог. О», что через элемент И 20 установит запрещающии низкии уровень сигнала на выходе 35 готовности, который, будучи воспринятым в такте перед реализацией чтения, запретит изменение состояний адресного входа 23 и всех управляющих входов 25 — 27 на требуемое число тактов, необходимые для завершения обмена. (1о истечении заданного временного интервала ожидания на выходе счетчика 42 vcтанавливается «Лог. О», запрещыющий дальнейшее прохождение синхроимпульсов на счетный вход последнего и снимающий через элемент ИЛИ 46 блокировку на четвертом входе элемента И 44, что определит появление активного сигнала уровня «Лог. !» на выходе 34 запроса магистрали.

В ответ на этот сигнал запроса от сист много арбитра магистрали !не приведен) в 20 соответствии с заданной сис1емой приоритетов на вход 36 разрешения захвата магистрали поступает высокий уровень, который открывает коммутаторы 4 --6 и 8, воздействуя на их управляющие входы, и коммутатор 9 данных, воздействуя ны его вто25 рой управляющий вход через элемент ИЛИ

l4. В результате на адресном входе-выходе

24 устроиства и на выходах 28- — 30 установятся копии состояний соответству(o(l(Hx входов 23 и 25 — 27, а коммутатор 9 дынных gp в соответствии с состоянием первого управляющего входа, определяемом наличием «Лог 1» на входе 25, осуществляет передачу данных с второго информационного входа-выхода 22 ны первый информационный вход-выход 21 устройства. Комму- З5 таторы 4 — 6, 8 и 9 открыты до тех пор, пока не закончится текущий цикл обращения к блоку 38 внешней памяти, д.(ительность которого регулируется интервалом наличия сигнала низкого уровня на выходе 35 готовности устройства, Опреде. яе»1 м в рас- 40 сматриваемом случае состоянием триггера

40. В дальнейшем, по причине зав ршения цикла обращения, снятие признаь;. режима чтения воспринимается с входа 25 арбитром магистрали, который устанавливает на входе

36 разрешения захвата магистрали уровень

«Лог. О», закрывая все коммутаторы.

Коммутатор 4, передавая на выходы

28 — 30 состояния соответствующих входов, вызывает переключение элемента И 53 из состояния «Лог. О» на противо(голожное, в результатс чего открывается ком»(хтатор

50, задавая теперь состояние входа-Bblxoда 32 системной готовности, а формирователь 52 импульсов вырабатывает сигна.1, являющийся импульсом записи в регистрсчетчик 10 адреса первого элемента считываемого массива в блоке 38 внешней памяти.

11о ниспадающему фронту этого же импульса триггером 51 на информационном вхо1е регистра 49 сдвига установит:я вь сокпй 1 ровень сигнала, разрешыющии рыбо у последнего. Выходы регистра-счетчика 48 используются llpH формировыни;«и "ltdлов необх(димой длительносги, требуемых L1H упраьления выборкой блока 38 внешней Itdмяти. для управления счетным вхо.1ом регистрасчетчика 10 и для управления входом-выходом 32, который teped э (емен(И !9, ИЛИ 15, И 17 задает сосгояние входа управления выборкой блока 37 внутренней памяти, чере (э((ем(нт 11 16 — счетноп входа регистров-счетчиков 47 и 48.

Таким образом, при наличии на управляющем входе записи,/чте (ия блока 38 внешней памяти разрешакнцего уровня режимы ч1ения, установленного ны весь цикл обращ(ния первым выходом коммугыторы 4 управ.((ния, на входе управления выборкой устанавливается рызрс((idio((jHH сигнал с первого выхода регистры 49 сдви(а, на адре. ном входе — адрес первого элементы пересылаемо(О массива дынных с выхода реги(трысчетчика 10, который il(>BTopH(т состояние адресного входа-выхода 24 в активно»(интервале обращения для приемы кодd d+peсы первой ячейки в цикле чтения массивы информации в режиме прямого доступы, а в дальнейшем, при передаче остальных элементов, paooTd(oli(Hx в счетном режиме, происходит чтение (ерво(О элеменгы массива дынных из блоки 38 внешней памяти. (.читанная информация выстывляегся на втором информационном входе-выхо i(22 и черсз двунаправленныи коммутатор 9 данных ltt редаЕтея На ПЕрВЫй ИифорМыцИОННЫИ ВХОДвыход 21 устройства, Огк,да цостхпыеr на информационный вход-вь(ход блока 37 внутренней памяти, на адресном входе Kolopoto уже находится адрес Hdd÷d.tüíoé ячеики для занесения массива. на управляющем входе записи/чтения -- низкий уровень режимы записи с выходы элемен1ы И 18, à Hd входе управления выборкой сигнал с выхода элеме(гга И 17, в соответствии с которым производится запись пересылаемой информации по указанному адресу.

Для формирования повторных обращений в блок 38 внешней памяти блок 3 управления обеспечивает обращение для возрастающей последовательносги адресов следую(цим образом. Наличие низкого активного уровня на входе-выходе 31 признака прямого доступа устройсгва через элементы

И О4, И. 1 И о5 и рсдсTd B.I Ht. T воз мож но(.т ь регистру 49 с.iBHI. после каждого переданного байта данных формировать сигналы прира(пения регистров-счетчиков 10. 47 и 48. в соответствии с которыми изменяются адреса источника, приемника информации и длина передаваемого массива. В Остальном tleресылка всех последующи. элементов О(х(цествляется аналогично пересылке первого элемента массива дынных. 11pt«iepe.Td te

16334!8

Формула изойрегения

55 предпоследнего элемента массива регистрсчетчик 48, содержащий первоначальную длину массива и работающий в вычитающем режиме, на выходе переноса формирует импульс, который, поступая на единичный вход триггера 40, установит его прямой выход в состояние «Лог. 1», снимая тем самым блокирующий уровень «Лог. О» на первом входе элемента И 20. В результате при окончании текущего импульса отрицательной полярности на входе-выходе 32 элементом И 20 установится разрешающий уровень на выходе 35 готовности устройства, который, будучи воспринятым, разрешает выполнение следующего такта рассматриваемого обращения — реализацию чтения, в котором осуществляется передача последнего элемента пересылаемого массива данных. Г1о его завершении изменяются состояния всех управляющих входов 25 — 27, что свидетельствует об окончании данного обращения к блоку 38 внешней памяти.

Выше представлено описание работы устройства, получившего разрешение от арбитра магистрали (наличие высокого уровня) на входе 36 разрешения захвата магистрали) в случае передачи массива информации в режиме прямого доступа между блоками внешней 38 и внутренней 37 памяти.

В многопроцессорных конфигурациях каждый активный функционально однородный эл мент-процессор, способный по собственной инициативе и асинхронно в системе выполнить поиск работы, реорганизацик управляющих таблиц, управляю;цей информации и обмен данными с общедоступными започинающичи устройствами — включает указанные функциональные узлы 1, 2, 7, 9, 1! 20 и 37 с конечными элементами 4 — 6, 8 и 9 и способен при обменах задать состояние управляющих входов 25--27.

В многопроцессорной системе, состоя цей из X процессоров, таких устройсгв содержится М и при необходимости возможно совмещение двух и более обменов для отдельных устройств, что значительно уменьшает интенсивность обращения к общей шине; при этом одно устройство работает в активном режиме, а все остальные — в пассивном (т.е. без получения разрешения общей шины) . Для обеспечения совмещения обменов при установке активным устройством на управляющем входе-выходе 31 признака режима прямого доступа, в каждом из устройств формирователь 7 импульсов вырабатывает импульс, являющийся управляющим сигналом схемы 11 сравнения, в течение интервала активности этого сигнала сх«мой 11 сравнения осуществляется сравнение адресных кодов, находящихся на адресном входе 23 устройства и на адресном входевыходе 24 устройства, а также сравниваюгся состояния входа 25 и входа-выхода 28.

11ри совпадении указанных кодов, которое

45 возникает при требовании аналогичного обмена другими подобными устройствами системы до начала обмена в одном (активном) из них, на выходе схемы 11 сравнения пассивного устройства появляется импульс, который, поступая на информационный вхо.i триггера 13, по ниспадающему фронту сигнала с выхода формирователя 7 импульсов установит на прямом выходе триггера 13 vpoвень «Лог. 1», который, в свою с:<ер«дь, через элемент ИЛИ 14 определит акгпвно« состояние второго управляющего Bx() lа коммутатора 9 данных. снимет через элемент И

44 сигнал запроса магистрали на выхо.1«

34 и через элем«нт И 16 обеспечит постр ление счетных импульсов на счетный вход блока 2 регистров-счетчиков. Таким обра зом, в устройс вах системы, успевших выставить требование аналогично обмена массивом данных до начала обмена в акгивном устрой«i ве, на управляющих входах у«; ройства устанавливаются уровни, обе«и«чивающие работу данных устройств в ука занном режиме; далее обмен массивом информации осуществляется так же, как и в активном устройстве.

Временные диаграммы (фиг. 5) иллюстрируют работу предлагаемого устройства (цикл чтения) в режиме прямого доступа.

Ьлок 38 внешчей памяти при эточ выволняет операцию чте ния, а блок 37 внугрепней памяти — операцию записи.

Операция одиночного чтения из блока

38 внешней памяти соотв«тствует передаче первого элемента массива в р«жич«прямого доступа. Отличие состоит в том, что считанная информация принимается в микропроцессор, а не в блок 37 внхтреннеи памяти, работа которого в этом случае блокиру«тся элементом ИЛИ 15. При операции одиночной записи в блок 38 внешней памяти наличие сигнала низкого уровня на входе 25 обусловит изменение направления передачи коммутатора 9 данных (с входавыхода 21 на вход-выход 22), а низкий уровень входа-выхода определит по состоянию вхо. КЕ режим записи для блока 38 внешней памяти.

Одиночные обращения (чтение/запись) к блоку 37 внутренней памяти выполняются процессором. В этом случае информационные, адресные и управляющие сигналы для памяти традиционно определяются состояни«м входов 21, 23, 25 — 27.

1. Устройство управления доступом к памяти для обмена массивами данных в многопроцессорной системе, содержащее блок дешифрации, блок регистров-счетчиков, блок управления, коммутатор управления, ком»хтатор адреса, коммутатор данных, блоки внутренней памяти и внешней памяти, причс ч первый информационный вход-выход устрой11)334! 8 ства подключен к первому информационному входу-выходу коммутатора данных и к информационному входу блока ре(H(гровсчетчиков, первый и н(орой вх()лы занессния которого соответ(твенно соединены с первым и вторым управляющичи выходами блока дешифрации, группа разрядов первого информационного входа которого подключена к разрядам адресного входа устройства, который соединен с информационным входом коммутатора адреса, информационный вход-выход которо(о соединен с адресным входом-выходом устройства, входывыходы признаков режима, памяти и обращения устройства подключены к сооТВВТствующим информационным выходам кох1чхтатора управления, из которы. лва последних соотнетственío ссхдинены с входом признака памяти и входом признака обращения блока управления, вход синхронизации которого подключен к Bttciiitlevs синронизирующему входу устройства, управ.lяющий вход коммутатора управления соединен с одноименным входом комчутаlора адреса, а соответствующие информационные входы коммутатора у правления подкл ктчс— ны к входам признаков режича, памяти, обращения устройства, с когорычи соединены одноименные входы блока дешифрации, первый управляющий вход коммутатора л«Mных соединен с вхо loI(1 признака режим, устройства, второй информационный вхолB bi x o, 1 — с и н ф О 1) ч а ц и О н н ы м В х О 1 о м - в ыходом блока внешней памяти и с вторым информационным входом-выходом устройства, отличающееся тем, что, с цсльн; понышсHHH производительности многопроцессорной сНОтемы за счет уменьшения времсни работы с общей шиной процессора и интенсиьп(ости обращения к ней, в него введены мультиплексop, схема сравнения, регис(р-счетчик, коммутаторы, формирователь импульсов, триггер, элементы ИЛИ, элементы И. причеч первый информационный вхол-выход устройства подключен к входу cooTBcTOTBóþùHx разрядов второго информационного входа блока дешифрации и к информ;»,ионному входу-выходу блока внутреннеи,)мяти, адресный вход котороп) соелинен с информационным вы одом мультиплексора, первый информационный вход которого соединен с информационным выходом блока регистров счетчиков, а второй информационный вход соединен с адресным входом устройства и с первым входом первой группы входов схемы сравнения, второй вход первой группы входов которой подключен к входу признака режима устройства, второй вход второй группы входов — к входу-выходу признака режима устройства, первыи вход второй группы входов — к информационному выходу коммутатора адреса, управляющий вход которого соединен с одноименнычи вхолами первого и второго коммутаторов, вхолоч разрешения захвата магистрали устройства

55 и первым входом первого элемента 11, 111, выход которого соединен с вт()рыч l правляющим входоч комчутатора данных, первым входом первого элемента И и первым управляк)щим входом блока лешифрации, второй вход первого элемента И,1И по IHлн)чен к прямому выходу первого трип ер«. синхронизируюший вход которого сослинен с управляющим входоч схемbl сравнения и с выходом формирователя им ихльсов, информационный вхол триггера соелинен с выхолом схемы сравнения, а вход установки нуля с вхоЛом признака обра(цения устройства и первым входом второго элеменга И, второй вхол которого соединен «входом признака памяти устройства, а выход— с входом управления выборкой блока внутренней памяти, управляющий вхол записичтения которого подключен к выходу третьего элемента И, первый вход которого соединен с входом признака режима устройства, х правляющий вход мультиплексора подключен к выходу признака прямого доступа блока дешифрации, второму входу третьего элемента И, первому инверсному входу четвертого элемента И и к информационному входу первого коч мутатора, информационный выход которого соединен с входом-выходом признака прячого доступа устройства, инверсным входом формирователя импульсон и входом признака прячого досTупа блока управления, выход готовности которого соединен с входом-выходом системной готовности устройства, информационHbIvI входом второго комму г;)тора, вторым вхолом первого элемента И и вторым входом четвертого элемента И, выход которого соелинен с первым входом BT()polo элемента

И, 1И, выход которого подклн)чен к третьему входу второго элс мента И, а второй вход — к выходу признака внешнего обра1цения блока ,I(øифрации, выход готовн() сти которого соединен с первым входоxl пятого элемента И, выход которого подключен к выхолу готовности устроистиа, второй вход соединен с информационным выходом второго коммутатора, третий инверсный вход — с выходоч запроса магистрали устройства и выходом запроса магистрали блока дешифрации, вход синхронизации и второй управляю(ций вхол которого соединен соответственно с внешнич синхронизирук)щич вхолом устройства и с управляющим выходом блока регистров-счетчиков, счетный вхот которого полклн)чеH Bblxoлу первого элечента 11, t)дресHblH вход-выход устройства соединен с информационным входом регистра-счетчик.), счетный и управляющий в;олы которого подключены сгн)тветственно к II(рвому и второму выходам блока управления, выход регистра-счетчика подключен к алрссномх входу блока внешней пачити, упр()вляк)(ций вход записи-чтения которого соедин tl с Bx()доч-выходом признака режича устройства. i вхол управления выборкой соединен с

1б33418

12 выходом управления выборкой внешней памяти блока управления.

2. Устройство по и. 1, отличающееся тем, что блок дешифрации содержит дешифратор, два триггера, счетчик, три элемента И, элемент ИЛИ, первый и второй стробирующие входы дешифратора соединены с входами признаков режима и памяти блока, младшие разряды первого информационного входа которого соединены с адресными входами дешифратора, а старшие разряды первого информационного входа блока соединены с входами первого элемента И, выход которого соединен с информационным входом дешифратора, выходом признака внешнего обращения блока и первым инверсным входом второго элемента И, второй вход которого подключен к входу признака обращения блока, синхронизирующему входу первого триггера и первому входу третьего элемента И, второй вход которого соединен с прямым выходом второго триггера, информационный вход которого соединен с входом уровня логического нуля блока. синхронизирующий вход второго триггера подключен к первому управляющему входу блока и третьему инверсному входу второго элемента И, а единичный вход установки соединен с третьим выходом дешифратора и входом записи счетчика, информационный вход которого соединен с вторым информационным входом блока, а счетный вход-с выходом третьего элемента И, третий вход которого подключен к входу синхронизации блока, выход готовности и второй управляющий вход которого соединены с прямым выходом и единичным входом установки первого григгера ссютветственно, информационный вход которого подключен к инверсному выходу второго триггера, выходу признака прямого доступа блока и к первому входу элемента ИЛИ, второй инверсный вход которого соединен с выходом счетчика и четвертым входом третьего элемента И, выход элемента ИЛИ соединен с четвертым входом второго элемента И, выход которого соединен с выходом запроса магистрали б.чока, и первый и второй управляющие выходы которого соединены с первым

40 и вторым выходами дешифратора ссютветственно.

3. Устройство по п. 1, отличающееся тем, что блок регистров-счетчиков содержит два регистра-счетчика, информационные входы которых подключены к информационному входу блока, информационный выход которого соединен с выходом первого регистрасчетчика, счетный вход которого соединен со счетным входом второго регистра-счетчика и со счетным входом блока, первый и второй входы занесения которого подключены к управляющим входам первого и второго регистров-счетчиков, выход переноса второго регистра-счетчика является управляющим выходом блока.

4. Устройство по и. 1, отличающееся тем, что блок управления содержит регистр сдви га, коммутатор, три ггер, форм ировател ь импульсов, два элемента И, элемент ИЛИ, первыЙ инверсный вход которого соединен с управ.чяющим входом коммутатора, единичным входом установки триггера, входом формирователя импульсов и ьыходом первого элемента И, первый и второй входы которого соединены с входом признака памяти и входом признака обращения блока, второй управляющий выход которого подключен к выходу формирователя импульсов и к синхронизируюшему входх триггера, информационный вход которого соединен с входом уровня логического нуля блока, инверсный выход триггера соединен с информационным входом регистра сдвига, вход установки нуля которого соединен с выходом элемента

И;1И, второй вход которого соединен с выходом вчорого элемента И, первый инверсный вход которого подключен к входу признака прямого доступа блока, второй вход— к трегьему выхо,чу регистра сдвига, второй выход которого соединен с первым управляющим выходом блока и информационным входом третьего коммутатора, информационный выход которого соединен с выходом готовности блока, вход синхронизации и выход упра:пения выборкой внешней памяти которого н дключены к синхронизируюшему входу и первому выходу регистра сдвига соответственно.

l633418

l6334l8

ЛУФТА

ММ

17

Составитель А. Ушаков

Редактор H. Рогулич Текред A. Кравчук Корректор А. Обручар

Заказ 6!8 Тираж 4!2 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ (:CCP ! 3035, Москва, Ж -35, Pd> øñêäÿ наб., д. 4(5

Производственно-издательский комбинат <Г!атенг», г. Ужгород, уз. Гагарина, !!!!

Счетч

+1 адрес

СЕ

15

/отой

Прозри

ПДП пгрут ситчаиа феса