Преобразователь двоичного кода в трехпозиционный код

 

Изобретение относится к области автоматики и вычислительной техники и может быть использовано в цифровых системах передачи данных. Цель изобретения - повышение надежности преобразователя за счет сокращения времени восстановления после сбоев. Преобразователь двоичного кода в трехпозиционный код содержит источник 1 двоичной информации, последовательный регистр 2, блок 3 синхронизации, элемент 4 НЕ, формирователь 5 импульсов, параллельный регистр 6, триггеры 7 - 11, элементы И 12 - 20, элементы ИЛИ 21 - 25 и сумматоры 26, 27 по модулю два. 4 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (я)5 H 03 M 13/02

ГОСУДАРСТВЕ ННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ о ()с

L (21) 4691415/24 (22) 10.05.89 (46) 30.06.91. Бюл. N 24 (71) Ереванский политехнический институт им. К.Маркса .(72) С.С.Захарьян и Ю.С,Константинов (53) 621.394.14 (088.8) (56) Авторское свидетельство СССР

N. 1317675. кл. Н 03 М 13/02, 1984, (54} ПРЕОБРАЗОВАТЕЛЬ ДВОИЧНОГО КОДА В ТРЕХПОЗИЦИОННЫЙ КОД (57) Изобретение относится к области автоматики и вычислительной техники и может. Ы«1660177 А1 быть использовано в цифровых системах передачи данных. Цель изобретения — повышение надежности преобразователя за счет сокращения времени восстановления после сбоев, Преобразователь двоичного кода в трехпозиционный код содержит источник 1 двоичной информации, последовательный регистр 2, блок 3 синхронизации, элемент 4

НЕ, формирователь 5 импульсов, параллельный регистр б, триггеры 7 — 11. элементы

12 — 20 И, элементы 21-25 ИЛИ и сумматоры

26, 27 по модулю два. 4 ил., 1 табл.

1660177

Изобретение относится к автоматике и вычислительной технике и может быть использовано в цировых системах передачи данных.

Цель изобретения — повышение надежности преобразователя за счет сокращения времени восстановления после сбоев.

На фиг,1 изображена функциональная схема преобразователя; на фиг.2-4 — вре- 10 менные диаграммы его работы.

Преобразователь (фиг.1) содержит источник 1 двоичной информации, последовательный регистр 2, блок 3 синхронизации, элемент НЕ 4, формирователь 5 импульсов, 15 параллельный регистр 6, первый — пятый триггеры 7 — 11, третий элемент И 12, первый элемент И 13, четвертый-шестой элементы

И 14 — 16, второй элемент И 17, седьмой — девятый элементы И 18 — 20, элементы ИЛИ 20

21-25 и сумматоры 26 и 27 по модулю два, Преобразователь двоичного кода в трехпозиционный код работает следующим образом.

Элементы И 12 — 17 и элементы ИЛИ 21 25 и 22 образуют шифратор символов, элементы И 18 — 20, элементы ИЛИ 23 — 25, триггеры

10 и 11 и сумматоры 26 и 27 по модулю два образуют формирователь относительного моноимпульсного сигнала, триггеры 7 — 9 об- 30 разуют формирователь кодового сигнала.

Двоичная информация (фиг,2 — 1) с выхода источника 1 поступает в последовательный регистр 2,в котором записывается с помощью тактовых импульсов(фиг.2 — 2), посту- 35 пающих с блока 3 синхронизации через элемент НЕ 4. Под воздействием тактовых импульсов происходит сдвиг двоичной информации в последовательном регистре 2, что приводит к одновременному присутст- 40 вию на его выходах трех разрядов двоичной

" информации (фиг,2 — 3, 4, 5).

При делении на три двоичного тактового сигнала (фиг.2 — 2) на инверсном выходе триггера 8 формирователя кодового сигнала 45 формируется сигнал (фиг.2 — 8), появление положительного фронта которого приводит к поочередной записи в параллельный регистр 6 двоичной информации на каждых трех соседних тактовых интервалах.. 50

Шифратор символов предназначен для преобразования символов двоичной инфор -мации в символы троичной информации в соответствии с кодовой таблицей (см. ниже).

Для этого информация о символах в ви- 55 де трехразрядного двоичного кода каждой группы, с прямых и инверсных выходов разрядов регистра 6 поступает на соответствующие входы шифратора символов (фиг.2-9, 10, 11, 12, 13, 14).

Г!ринцип работы шифратора символов заключается в следующем. Для регистрации параллельным регистром 6 одной из шести двоичных групп (кроме групп 000, 111). показанных в таблице, "1" формируются на выходах тех элементов И 13-16, на входах которых присутствуют уровни "1", поступающие с соответствующих выходов регистра

6, и считывающие импульсы, поступающие с прямого и инверсного выходов триггера 7 формирователя кодового сигнала.

При регистрации параллельным регистром 6 групп 000, 111, на входы элементов И

12, 17 подаются уровни "1" с выходов разрядов регистра 6 и не подаются считывающие импульсы с формирователя кодового сигнала, Пре регистрации двоичной группы 110 на соответствующих входах элемента И 14 шифратора символов будут. присутствовать

"1", поступающие с инверсного выхода первого разряда регистра 6 и прямого выхода второго разряда регистра 6. П рисутствие "1." одновременно на указанных выходах (заштрихованные области II цикла на фиг.2-10, 11) и считывающего импульса, поступающего с прямого выхода триггера 7 (фиг.2-6) формирователя кодового сигнала, приводит к формированию "1" (фиг.3-20, li цикл) на выходе элемента И 14, При регистрации двоичной группы 000 осуществляется подача на входы элемента И 12 уровней "1" с инверсных выходов разрядов регистра 6 (заштрихованные области !!! цикла на фиг.2 — 10, 12, 14), что приводит к формированию "1 > на выходе этого элемента (фиг.3-19, III цикл).

B отличие от двоичных групп, где при шифрации в каждом цикле задействован только один из элементов 12-17 шифратора символов, при регистрации двоичных групп

010 и 101 одновременно задействованы два элемента И шифратора. Покажем эти два случая.

При регистрации двоичной группы 010 одновременно на соответствующих входах элементов И 14 и 15 присутствуют уровни

"1", которые образуются на инверсном выходе первого разряда регистра 6. прямом выходе второго разряда регистра 6 и инверсном выходе третьего разряда регистра 6.

Присутствие "1" на указанных выходах регистра (заштрихованные области цикла на фиг.2 — 10, 11, I4) и считывающих импульсов с инверсного и прямого выходов триггера 7 (фиг.2-7, 6), поступающих на соответствующие входы соответственно элементов И, приводит к формированию "1" на выходах элементов И 14, 15 и 13. 14 (фиг.3 — 16, 20, цикл). При регистрации регистром 6 группы

101 в шифраторе формируется "1" на выхо1660177 дах элементов И 13 и 16 (заштрихованные области 44 цикла на фиг.2 и 3).

Считывание в шифраторе символов вторых и первых разрядов троичных символов осуществляется двумя последовательностя- 5 ми импульсов с инверсного и прямого выходов триггера 7 формирователя кодового сигнала.

Троичные единицы первых разрядов (фиг.3-15, И и Vll циклы) образуются на 10 выходе элемента И 13 при "1" на прямом выходе первого регистра 6 и инверсном выходе его второго разряда (фиг,2 — 9, 12) в моменты появления импульсов считывания с прямого выхода триггера 7 (фиг.2-6). Троич- 15 ные единицы второго разряда (фиг.3-16, 4 и

Vill циклы) на выходе элемента И 15 возни, кают при появлении "1" на прямом выходе второго разряда регистра и инверсном выходе его третьего разряда (фиг.2-11, 14) в 20 моменты появления импульсов считывания, поступающих с инверсного выхода триггера

7 (фиг.2-7). В моменты появления троичных единиц на выходе элемента И 17 как во втором, так и в первом разрядах (фиг.3-17, 25

VI цикл), т,е, в случае формирования троичного кода 11, образуемого от двоичного кода 111, в состоянии "1" находятся прямые выходы разрядов регистра 6 (фиг.2-9, 11, 13). Импульсы, соответствующие троичным 30 единицам вторых и первых разрядов, с выходов элементов 13, 15 и 17 подаются на входы элемента ИЛИ 21, где они суммируются и подаются на первый вход первого сумматора 26 по модулю два формировате- 35 ля относительно моноимпульсного сигнала (фиг.3-18).

Троичные двойки первых разрядов (фиг.3 — 20, I, II циклы) образуются на выходе элемента И 14 при "1", на инверсном выходе 40 первого разряда регистра 6 и прямом BbIxoде его второго разряда (фиг.2-10, 11) и при появлении импульсов считывания с прямого выхода триггера 7 (фиг.2 — 6).

Троичные двойки вторых разрядов 45 (фиг,3 — 21, I u Vll циклы) появляются на вы--. ходе элемента И 16, если считывающие импульсы с инверсного выхода триггера 7 (фиг.2 — 7) совпадают с "1" на инверсном вых6де второго и прямом выходе третьего раз- 50 .рядов регистра 6 (фиг.2 — 12, 13). При формировании на выходе элемента И 12 троичных двоек в обоих разрядах (фиг.3 — 19, IIl цикл), т.е. при формировании троичного кода 22, получаемого от преобразования 55 двоичного кода 000, в состоянии "1" находятся инверсные выходы всех разрядов регистра 6 (фиг.2-10, 12, 14). Сигналы с выходов элементов И 12, 14 и 16, характеризующие троичные двойки обоих разрядов, подаются на входы элемента ИЛИ 22, с выхода которого импульсы подаются на первый вход второго сумматора 27 по модулю два формирователя относительно моноимпульсного сигнала.

Генерированием на выходе шифратора символов (фиг.3 — 18, 22) троичных единиц и двоек (отсутствие сигналов троичных единиц и двоек соответствует троичным нулям) осуществляется преобразование двоичного кода на соответствующих трех тактовых интервалах (фиг,2-1) в троичный код на двух тактовых интервалах (фиг.3-28) в соответствии с приведенной таблицей преобразования символов кодов ЗВ2Т.

В соответствии по способом формирования относительных моноимпульсных сигналов передача трех троичных символов осуществляется следующим образом, Символы первых троичных нулей передаются без изменения модулируемых сигналов. При этом данные не генерируются в шифраторе символов, а на соответствующих этим символам тактах (фиг.З--Г,З.Л,С) в выходном относительном моноимпульсном сигнале (фиг.3 — 28) сохраняется уровень напряжения предыдущего тактового интервала, Генерирование второго троичного символа "1" приводит к появлению на выходе элемента 21 импульса (фиг. 3 — 18),при котором выходное напряжение должно увеличиваться на Л U либо уменьшаться на 2Л U.

При генерировании третьего троичного символа "2", который приводит к появлению на выходе элемента 22 импульса (фиг.3 — 22), выходное напряжение должно увеличиваться на 2Л U, либо уменьшаться на Л U. При этом в случае любой последовательности троичных символов размах напряжения трехпозиционного относительного моноимпульсного сигнала не должен превышать

2Л U (фиг.3 — 28), т.е, сигнал должен быть трехуровневым.

В соответствии с данным алгоритмом уровни напряжения на выходе преобразователя устанавливаются при следующей установке триггеров 10 и 11 формирователя относител ь ного моно им пул ьс ного сигнала.

Высокий уровень на выходе преобразователя (фиг.3 — 28) устанавливается в случае состояния "1" триггера 10 (фиг.3-26) и состояния "0" триггера 11 (фиг.3-27). Средний уровень устанавливается. если триггеры 10 и 11 находятся в нулевом состоянии,а низкий — при состоянии "0" на выходе триггера 10, состояния "1" на выходе триггера 11 (фиг.3-26, 27).

1660177

15

25

35

45

Формирователь относительного моноимпульсного сигнала работает следующим образом, На каждом тактовом интервале единичный импульс вырабатывается одним из элементов ИЛИ 21 и 22 шифратора сигналов, При этом "1" поступает на вход одного из сумматоров 26 и 27 по модулю два, а на второй поступает "0".

В зависимости от состояния триггеров

10 и 11 в предыдущем тактовом интервале на другие входы сумматора 26 и 27 по модулю два подается "1" или "0" с выхода элемента ИЛИ 25.

Импульсы с выходов сумматоров 26 и 27 по модулю два поступают на входы соответственно элемента И 19 и элемента И 20, на другие входы поступают уровни с инверсных выходов соответственно триггеров 10 и

11.

Импульсом записи, поступающим на

С-входы триггеров 10 и 11, последние принимают состояние, определяемое элементами И 19 и 20.

Предположим, что на тактовом интервале А (фиг.З вЂ” 28) на выходе преобразователя присутствует высокий уровень, означающий, что в формирователе прямой выход триггера 10 находится в состоянии "1" (фиг.3 — 26), а прямой выход триггера 11 находится s состоянии "0" (фиг,З вЂ” 27). При этом

"1" с выхода элемента ИЛ И 25 будет присутствовать на собственных входах сумматоров 26 и 27 по модулю два. Тогда при появлении импульса на выходе элемента

ИЛИ 21 (фиг.З вЂ” 18) шифратора символов, означающего передачу троичной единицы, он поступит на первый вход сумматора 26 по модулю два формирователя, На выходе сумматора 26 по модулю два образуется "0", который через элемент И 19 поступит на

0-вход триггера 10. На первом входе сумматора 27 по модулю два будет присутствовать уровень "0", который в сумме с "1" на втором входе образует "1" на выходе. Таким образом, на D-входе триггера 11 будет присутствовать "1", образуемая на выходе элемента

И 20 суммой сигналов "1", поступающих с выхода сумматора 27 по модулю два и инверсного выхода триггера 11.

Первым импульсом записи (фиг,3 — 25, I цикл), поступающим с выхода элемента И 18 на С-входы триггеров 10 и 11, триггер 10 установится в состояние "0" (фиг,З вЂ” 26, I цикл), а триггер 11 — a состояние "1" (фиг,З27, 1 цикл), Это приводит к формированию низкого выходного уровня напряжения на тактовом интервале Б (фиг,3) и изменению напряжения на величину минус 26 0. Если на следующем такте Н также будет передаваться троичная единица, то на выходе элемента ИЛИ 21 шифратора символов вновь образуется "1", Ввиду того, что в предыдущем такте M триггеры 10 и 11 формирователя установлены соответственно в "0" и "1", на 0-входах этих триггеров будут присутствовать "0". При поступлении импульса записи (фиг.3-25, И цикл) на С-входы триггеров

10 и 11 первый из них останется в прежнем состоянии "0", а второй изменит свое состояние и установится на "0" (фиг.3 — 26, 27, И цикл). При таком состоянии триггеров 10 и

11 на тактовом интервале Н устанавливается средний уровень, а изменение напряжения составит +Л U. На следующем такте Р, если вновь будет передаваться троичная единица, на D-входе триггера 10 образуется

"1", à íà D-входе триггера 11 — "0", из-за состояния-"0" этих триггеров в предыдущем такте П (фиг.3 — 26, 27, Vll цикл), Импульсом записи (фиг.З вЂ” 25, Vill цикл) поступающим на

С-входы, триггер 19 установится в состояние "1", а триггер 11 сохранит прежнее состояние "0" (фиг.3-26, 27, Vill цикл). По сравнению с предыдущим тактом П напряжение изменится (фиг,3-28, Vill цикл) на величину +Л U, Если на тактовом интервале В будет передаваться троичная двойка, означающая установление на выходе элемента ИЛИ 22 шифратора символов единичного импульса (фиг,3-22, I цикл), то при поступлении на

С-входы триггеров 10 и 11 импульса записи (фиг.3-25, 1 цикл), триггер находится в состоянии "0" (фиг.З вЂ” 26, 27, I цикл), Происходит это из-за того, что в предыдущем такте Б триггеры 10 и 11 находились соответственно в состояниях "0" и "1". что приводит к образованию на D-входе первого триггера

"1", а на D-входе второго триггера — "0".

Такая установка триггеров 10 и 11 приводит к высокому уровню выходного напряжения на тактовом интервале B и изменению напряжения на величину +25 U (фиг.3-28. I цикл) по сравнению с предыдущим тактом

Б. При передаче на следующем такте Д второй троичной двойки триггер 10 изменит свое состояние и установится в "0". а триггер 11 сохранит свое прежнее состояние "0" (фиг,3-26, 27. II цикл) по сравнению с предыдущим тактом Г. Это приведет к установлению на тактовом интервале Д среднего уровня, а изменение напряжения составит минус Л U (фиг.З вЂ” 28, 11 цикл).

Если на следующем тактовом интервале

Е вновь будет передаваться импульс троичной двойки, то триггер 10 сохранит свое прежнее состояние, а триггер 11 изменит состояние и установится в "1". При этом на

1660177

5

55 тактовом интервале Е по сравнению с тактом Д установится низкий уровень напряжения, а изменение напряжения по сравнению с предыдущим составит минус

Л0 (фиг.3 — 28, I I I цикл), При передаче на тактовых интервалах Г, 3, Л. С (фиг.3 — 28) троичных символов "0" триггеры 10 и 11 не изменяют своих состояний, т.е. сохраняют уровни предыдущих тактовых интервалов. Это происходит из-за того, что на указанных тактовых интервалах на С-входы этих триггеров не поступают импульсы записи. При этом выходные напряжения по сравнению с предыдущими не изменятся.

При включении питания или наличии помех на шинах преобразователя триггеры 10 и 11 формирователя могут установиться в состояние "1", что приводит к сбою работы преобразователя. После этого на первом же тактовом интервале передачи троичных символов, т.е. троичных единиц или двоек, триггеры 10 и 11 устанавливаются в состояние "0", что присходит ввиду того, что на

0-входах этих триггеров присутствуют уровни "0", поступающие с выходов элементов

19 и 20, которые образуются из-за уровней

"0", поступающих с инверсных выходов триггеров 10 и 11. Появление первого же импульса записи, вырабатываемого при передаче троичных символов, способствует установке триггеров 10 и 11 в состояние "0".

Такая установка триггеров обеспечивает восстановление нормальной работы формирователя и всего преобразователя в целом, при дальнейшей передаче троичных символов на последующих тактовых интервалах по описанному алгоритму.

Импульсы записи (фиг.3 — 25) формируются с помощью элементов ИЛИ 23 и 24 и элемента И 18, На входы элемента ИЛИ 23 поступают импульсы записи (фиг,3-23, 24) с выхода формирователя 5 импульсов. B каждом цикле при формировании троичных символов импульсы записи суммируются элементом ИЛИ 23 и на его выходе получается последовательность двух импульсов, поступающих на вход элемента И 18. Другой вход элемента И 18 подключен к выходу элемента ИЛИ 24, на входы которого поступают единичные импульсы троичных единиц и двоек.

Появление единичных импульсов троичных единиц и двоек на входе элемента ИЛИ

24 обеспечивает прохождение через элемент И 18 импульсов записи. а их отсутствие, означающее появление троичного нуля, запрещает формирование импульсов записи..

Таким образом, с помощью формирователя относительного M0ноимпульсн0го сигнала реализуется способ формирования многопозиционного сигнала. а для конкретного варианта — формирование трехуровневого относительного моноимпульсного сигнала.

Для записи двоичной информации на трех тактах в параллельный регистр 6, последующего считывания троичных символов в двух разрядах из шифратора символов и записи их в триггеры формирователя относительного моноимпульсного сигнала необходим кодовый сигнал, период которого должен равняться периоду повторения троичных групп — ЗТ. Формирование кодового сигнала происходит в формирователе кодового сигнала, Триггеры 7 и 8 срабатывают от импульсов (фиг.4-1), поступающих с блока 3 синхронизации, а триггер 9 срабатывает от импульсов (фиг.4 — 2), поступающих с элемента 4. На прямом (фиг.4 — 3) и инверсном (фиг.4 — 4) выходах триггера 7 формируются импульсы, которые подаются на входы соответственно элементов 13 — 16 шифратора симвалов для считывания троичных символов первого и второго разрядов. Инверсный выход триггера 7 служит для формирования импульсов (фиг.4-6), положительными фронтами которых производится запись двоичной информации на трех тактах в параллельный регистр 6. Прямой выход триггера 8 (фиг,4-5) и инверсный выход триггера

9 (фиг.4 — 7) подаются на входы формирователя 5 импульсов, на выходе которого образуются импульсы (фиг.4 — 8, 9), используемые для записи троичных символов в триггеры

10 и 11 формирователя относительного моноимпульсного сигнала.

Таким образом. считывание и запись троичных символов осуществляется после записи двоичных чисел в параллельный регистр 6, а время между считыванием соседних троичных разрядов и минимальная длительность импульсов в выходном сигнале ЗТ/2. в 1,5 раза больше длительности тактового интервала двоичной информации.

Формула изобретения

Преобразователь двоичного кода в трехпозиционный код, содержащий источник двоичной информации. выход которого соединен с информационным входом последовательного регистра, выходы разрядов которого соединены с соответствующими информационными входами параллельного регистра, блок синхронизации, выход которого соединен с С-входами первого и второго триггеров и через элемент НŠ— с входом

1660177 синхронизации последовательного регистра и С-входом третьего триггера, инверсный выход которого соединен с R-входом первого триггера, прямой выход которого соединен с D-входом второго триггера, прямой выход которого соединен с D-входом третьего триггера, формирователь импульсов, четвертый и пятый триггеры, прямые выходы которых являются выходами преобразователя,отличающийся тем,что,сцелью повышения надежности преобразователя путем сокращения времени восстановления после сбоя, в него введены элементы И, элементы ИЛИ и сумматоры по модулю два, инверсный выход второго триггера соединен с входом синхронизации параллельного регистра, прямой выход nepaoro разряда которого соединен с первыми входами первого и второго элементов И, выходы которых соединены соответственно с первым и вторым входами первого элемента ИЛИ, инверсный выход первого разряда параллельного регистра соединен с первыми входами третьего и четвертого элементов И, выходы которых соединены соответственно с первым и вторым входами второго элемента

ИЛИ, прямой выход второго разряда параллельного регистра соединен с вторыми входами второго и четвертого элементов И и с первым входом пятого элемента И, выход которого соединен с третьим входом первого элемента ИЛИ, инверсный выход второго разряда параллельного регистра соединен с вторыми входами первого и третьего элементов И и с первым входом шестого элемента И, выход которого соединен с третьим входом второго элемента ИЛИ, и рямой выход третьего разряда параллельного регистра соединен с вторым входом шестоro элемента И и с третьим входом второго элемента И, инверсный выход третьего разряда параллельного регистра соединен с третьим входом третьего элемента И и с

5 вторым входом пятого элемента И, третьи входы первого и четвертого элементов И объединены и подключены к прямому выходу первого триггера. инверсный выход первого триггера соединен с третьими входами

10 пятого и шестого элементов И, первый и второй входы формирователя импульсов подключены соответственно к инверсному выходу третьего триггера и прямому выходу второго триггера, первый и второй выходы

15 формирователя импульсов соединены с одноименными входами третьего элемента

ИЛИ, выход которого соединен с первым входом седьмого элемента И, выход которого соединен с С-входами четвертого и пято20 ro триггеров, выходы первого и второго элементов ИЛИ соединены с первыми входами одноименных сумматоров по модулю два и с одноименными входами четвертого элемента ИЛИ, выход которого соединен с

25 вторым входом седьмого элемента И, выходы первого и второго сумматоров по модулю два соединены с первыми входами соответственно восьмого и девятого элементов И, выходы которых соединены с D-входами со30 ответственно четвертого и пятого триггеров, инверсные выходы которых соединены с вторыми входами соответственно восьмого и девятого элементов И. первый и второй входы пятого элемента ИЛИ подключены к

35 прямым выходам соответственно четвертого и пятого триггеров, выход пятого элемента ИЛИ соединен с вторыми входами первого и второго сумматоров по модулю два.

40 t 660177

2

3 ф

6

8

О

И

rl

19

1

18

19

0=2л U 28

А 518 г д E <4 3 и tc (л 81 I í о и р >с

1660177

Редактор Е.Копча

Заказ 1855 Тираж 467 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., 4/5

Производственно-издательский комбинат "Патент", г. Ужгород, ул.Гагарина, 101

3

5

В

8

Составитель С.Берестевич

Техред М.Моргентал Корректор Н.Король