Устройство для контроля равновесного кода к из @
Изобретение относится к вычислительной технике. Его использование в системах передачи и обработки цифровой информации позволяет повысить быстродействие. Устройство содержит генератор 1 тактовых импульсов, многоканальный преобразователь 2 параллельного кода в последовательности импульсов, триггер 3, группы 5, 8 реверсивных накопителей, группы 6, 9 элементов И, элементы ИЛИ 10, 11, счетный блок 13 и элемент И 14. Благодаря введению групп 4, 7 полусумматоров, элемента ИЛИ 12 и полусумматора 15 контроль равновесного кода осуществляется быстрее, чем в прототипе. 3 ил.
СОЮЗ СОВЕТСКИХ
СОЦИАЛИСТИЧЕСКИХ
РЕСПУБЛИК (19) (И) (51)5 Н 03 М 7/20 13/00
ОПИСАНИЕ ИЗОБРЕТЕНИЯ
К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ
ГОСУДАРСТВЕННЫЙ КОМИТЕТ
r10 ИЗОБРЕТЕНИЯМ И ОТНРЦТИЯМ
ПРИ ГННТ СССР (21) 4340955/24-24 (22) 08.!2.87 (46) 23.04.90. Бюл. № 15 (72) О.Н. Музыченко (53) 681.325(088.8) (56) 1. Авторское свидетельство СССР № 1277115, кл. G 06 F 11/10, 1983.
2. Авторское свидетельство СССР
¹ 1401464, 1986. (54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ РАВНО ВЕСНОГО КОДА К ИЗ Б .(57) Изобретение относится к вычислительной технике. Его использование в системах передачи и обработки циф. 2 ровой информации позволяет повысить быстродействие. Устройство содержит генератор 1 тактовых импульсов, многоканальный преобразователь 2 параллельного кода в последовательности импульсов, триггер 3, группы 5, 8 реверсивных накопителей, группы 6, 9 элементов И, элементы ИЛИ 10, 11, счетный блок 13 и элемент И 14. Благодаря введению групп 4, 7 полусумматоров, элемента ИЛИ 12 и полусумматора IS контроль равновесного кода осуществляется быстрее, чем в прототипе. 3 ил.
1559411
Изобретение относится к вычислительной технике и может быть использовано при создании систем передачи и обработки цифровой информации.
Цель изобретения — повышение быст5 родействия.
На фиг. 1 представлена блок-схема устройства; на фиг. 2 — реверсивный накопитель; на фиг. 3 — счетный блок.
Устройство содержит генератор 1 тактовых импульсов, многоканальный преобразователь 2 параллельного кода в последовательности импульсов, триггер 3, первую группу полусумматоров 4,15 первую группу реверсивных накопителей 5, первую группу элементов И 6, вторую группу полусумматоров 7, вторую группу реверсивных накопителей 8, вторую .группу элементов И 9, первый
10 — третий 12 элементы ИЛИ, счетный блок 13, элемент И 14 и полусумматор 15, а также входы 16 (входы соответствующих каналов преобразователя 2), информационный выход 17 и выход 18 окончания работы.
Многоканальный преобразователь 2 параллельного кода в последователь ность импульсов может быть выполнена как в (2J, например, на основе расгределитеКя импульсов, выходы которого соединены с первыми входами
2(р+r+13 групп элементов и (2(p+r+1) число каналов преобразователя 21, вторые входы элементов И каждой группы являются информационными входами соответствующего канала преобразователя 2, а выходы соединены с входами элемента ИЛИ, выход которого является соответствующим информационньФ вы- 4О ходом канала преобразователя 2, тактовый вход распределителя импульсов является тактовым его входом, а выход его последнего разряда — выходом останова преобразователя 2, Многоканальный преобразователь 2 может быть также выполнен в виде
2 (р+г+1) регистров сдвига, соединенных информационными входами с соответствующими информационными входами преобразователя 2, тактовыми входами — с его тактовым входом, а выходами переноса — с информационными выходами соответствующих каналов преобразователя 2, инверсные выходы. каждого региСтра сдвига соединены с входа55 ми своего элемента И, а выходы последних — с входами элемента И, выход которого является выходом останова преобразователя 2, входы разрешения записи регистров сдвига соединены с входами записи преобразователя 2.
Триггер 3 выполняется в виде RSтриггера, если многоканальный преобразователь 2 выполнен на регистрах сдвига, либо на распределителе импульсов, сигнал на выходе останова которого синхронизован с паузой между тактовыми импульсами, или в виде счетного триггера, если преобразователь 2 выполнен на распределителе импульсов, сигнал на выходе конца преобразования (останова) которого синхронизован с тактовым импульсом.
Реверсивный накогитель 5 (8) может быть выполнен (фиг. 2) в виде реверсивного счетчика 19 на
t mim ()1og1() „ (+l)(, )1og (K+2)() разрядов, имеющего вычитающии и суммирующий счетные входы, являющиеся вычита ющим и первым суммирующим входами 21 и 22 реверсивного накопителя, а также суммирующий счетный вход второго разряда, подключенный параллельно вы-, ходу переноса первого разряда в режиме суммирования, и являющийся вторым суммирующим входом 23 накопителя, Счетчик 19 соединен выходами с входами элементов И 20, инверсный и прямой выходы которого являются первым 24 и BTopbIM 25 выходами реверсивного накопителя, и состоит из элементов 2629.
В исходном состоянии в счетчик 19 реверсивного накопителя 5,i (8 j) записывается код числа q; 0(q„ О).
Прямые выходы разрядов счетчика 19 с номерами, равными номерам единичных разрядов в двоичном представлении числа с1;<11+K и инверсные выходы остальных разрядов соединены с входами элемента И 20.
Счетный блок 13 может быть выполнен (фиг. 3) на суммирующем счетчике 30 íà t )log<(K+2)f разрядов, элементе И 31 и формирователе 32 порога.
На фиг. 3 обозначены первый 33 и второй 34 входы и первый 35 и второй 36 выходы. Счетчик 30 можно реализовать на триггерах 37 и элементе ИЛИ 38, его подключение аналогично подключению счетчика 19 к элементу И 20 в накопителе 5(8). Если запись|ваемое в ис. ходном состоянии в счетчике 30 число
q 0 принять равным q = 2 -(К+1), +
5 15594 то вторым выходом 36 блока 13 является прямой выход старшего разряда счетчика 30Ä В других случаях необходим формирователь 32 порога а = q + К +1.
Для а = 12, q = О, К = 11 формирова5 тель 32.содержит элемент ИЛИ 39 и элемент И 40Ä В общем случае формирователь 32 порога может быть выполнен следующим образом. Пусть двоичное представление а имеет вид
h-i а =,7 oLI,2
Пусть Ы = М,а = ° ° = Входы блока, начиная с е-го и до g-ro, такие, что оСе = М.о«= ...= Кр = 1, а В О, соединены с входами элемента И, выход которого, а также входы блока, начиная с (g+1)-го и до h-го,, та- 20 кие, то kg+ d. = о1.щ= О, аЫ +, = 1, соединены с входа- 30 ми элемента ИЛИ, и так далее до объединения всех входов формирователя 32 порога (прямых выходов счетчика 30). В частном случае а = 2 формироваI тель 32 порога выполняется в виде элемента ИЛИ, соединенного входами с входами блока от (р+I-го до U-го. В частном случае o4 - =ccq. = ... = о р < = О, а Kp+) = . = о1.ц = I, формирователь 32 порога выполняется в виде эле- 40 (мента И, соединенного входами с входами блока от р-го до U-го. При а =2" формирователь 32 порога выполняется в виде линии связи с его U-го входа на выход, Устройство работает следующим Об45 разом. В исходном состоянии многоканальный преобразователь 2 параллельного кода в последовательности импульсов: триггер 3, реверсивные накопители 5 и 8, счетный блок 13, сброшены. При этом на выходе триггера 3 присутствует нулевой сигнал, блокирующий прохождение тактовых импульсов через элементы И 6 и 9, в счетный блок 13 записан код числа q, а в реверсивные накопители 5<
11 6 При поступлении тактовых импульсов с выхода генератора I на тактовый вход многоканального преобразователя 2 последний преобразует количество единиц параллельного кода на группе входных информационных шин 16.i (входах i-ro канала преобразователя 2) в соответствующее количество импульсов на i-м информационном выходе (выходе i-ro канала преобразователя 2) . Импульсы с ВыхОДОВ 1 ГО и (p+i) ГО каналов многоканального преобразова теля 2 поступают на входы полусумматора 4. i (i = 1, р), с (2p+j ) —.го и (2p+r+j ) -ro информационных выходов на входы полусумматора 7. j, а с (2p+2r+I)-ro и (2р+2г+2)-го информационных выходов через элементы ИЛИ 10 и 11 соответственно — на входы полусумматора 15. Если импульс поступает на один из входов полусумматора 4.i, У.j, 15, это вызывает импульс на его выходе суммы, nvcтупающий на первый суммирующий вход реверсивных накопителей 5.i, 8.1 и .счетного блока 13 соответственно, к содержимому которых при этом прибавляется единица. Если импульсы поступают на оба Входа полусумматора.4.i, 7.j, 15, это вызывает импульс на его выходе переноса, постугающий на второй суммирующий вход накопителя 5.i, 8.j и счетного блока 13 соответственно, к содержимому которых при этом прибавляется число два. Если за время работы многоканального преобразователя 2 в некоторый момент времени на входы полусумматора 15 с момента начала цикла поступает К+1 или К+2 импульсов, на втором выходе счетного блока 13 появляется единичный сигнал, поступающий через элемент ИЛИ 12 на выход 18 конца контроля устройства, свидетельствуя об окончании цикла работы, нри этом на информационный выход 17 устройства с первого выхода счетного блока 13 поступает нулевой сигнал. Если за время работы многоканального преобразователя. 2 в счетном блоке 13 не произойдет накопление требуеМого числа импульсов (не меньше К+1), работа продолжается в описанном вьппе порядке до опроса всех входов 16, для чего потребуется 1п/2»(p+r+l)p тактов, где и — разрядность входного кода. При этом по окончании работы 1559411 многоканального преобразователя 2 он самоблокируется и далее импульсов на выходах своих каналов не формирует, При этом на его выходе останова формируется импульс, переключающий триггер 3 (в паузе между тактовыми импульсами. При этом на выходе триггера 3 появляется единичный сигнал, разрешающий прохождение тактовых импульсов через элементы И 5 и 8. l0 Далее одновременно в каждой из групп реверсивных накопителей 5 и 8 осуществляется последовательный пересчет их содержимого в счетный блок 13. Пусть 5.i (8.j) наименьший номер реверсивного накопителя первой (второй) группы, в которой записан код, отличный от начального q (q ), т.е. за вре1 мя работы многоканального преобразо20 вателя 2 на его суммирующие входы поступили импульсы, при этом на его первом выходе, соединенном с входом элемента И б.i (9.j) — единичныи сиг-! нал, а на втором, соединенном с входа-25 ми элементов И 6.(i+1)-б.р (9.()+1)9 ° r) — нулевой, запрещающий прохождение тактовых импульсов на их выходы. Таким образом, на всех входах элемента И б.i (9.j), соединенных с вторыми выходами реверсивных накопителей 5.1 — 5.(i-l) (8.1-8.(j-l)), имеются единичные сигналы, В результате тактовых импульсы проходят через элемент И б.i (9.j} на вход элемента И 10 (11) и далее на вход полусумматора 15. Работа продолжается таким об-. разом до возвращения реверсивного накопителя 5.i (8.j) в исходное состоя- ние, поскольку импульсы с выхода элемента И б.i (9.j} поступают на "его вычитающий вход и от содержимого накопителя каждый раз вычитается единица. При возвращении реверсивного накопителя 5.i (8.j) в исходное состояние íà его первом выходе появляется нулевой сигнал, запрещающий дальнейшее прохождение тактовых импульсов на выход элемента И б.i (9.j), а на втором выходе — единичный сигнал, разрешающий прохождение тактовых импульсов на выходе элементов И 6.(i+1)б.р (9.(j+1) — 9.r). Далее аналогичным образом осуществляется пересчет содержимого реверсивных накопителей 5.(i+1) — 5.р (8.(j+1) — 8.r) в счет- 55 ный блок 13; Импульсы с выходов элементов ИЛИ 10 и 11 поступают на входы полусумматора 15, До обнуления (возвращения в исходное состояние) реверсивных накопителей одной из групп импульсы поступают на оба входа.полусумматора 15, что вызывает импульсы на его выходе переноса, поступающие на второй суммирующий вход счетного блока 13 к содержимому которого при этом каждый раз прибавляется число 2. При возвращении в исходное состояние всех реверсивных накопителей одной из групп, импульсы начинают поступать только на один из входов полусумматора 15, что вызывает импульсы на его выходе суммы, поступающие на первый суммирующий вход счетного блока 13, к содержимому которого при этом каждый раз прибавляется единица. При х К работа продолжается 5= в описанном порядке до накопления в счетном блоке 13 кода числа большего или равного q+K+1, при этом на его втором выходе появляется единичный сигнал, поступающий через элемент ИЛИ 12 на выход 18 конца контроля уст" ройства, свидетельствуя об окончании цикла работы. С первого выхода счетного блока 13 на информационный выход 17 устройства поступает нулевой сигнал, являющийся результатом контроля, При . хз К работа продолжается g е1 в описанном порядке до возвращения в исходное состояние всех реверсивных накопителей 5 и 8 обоих групп, нри этом на их вторых выходах появляются единичные сигналы, что вызывает еди-. ничный сигнал на выходе элемента И 14, поступающий через элементИЛИ lr„ на выход 18 конца контроля устройства, свидетельствуя об окончании цикла работы устройства, Результат работы снимается с первого выхода счетного блока 13 на информационный i и выход 17 устройства. Если M х = К, Sc1 на выходе 17 присутствует единичный сигнал, а если, . х Ф К, то — нулез. вои. Таким образом, на информационном выходе 17 устройства формируется еди ничный сигнал, если .> х = К, а в Б +el противном случае формируется нулевой сигнал. 1559411 Формула изобретения Устройство для контроля равновесного кода .К из N, содержащее счетный блок, многоканальный преобразователь 5 параллельного кода в последовательности импульсов, группы информационных входов первого — (2p+2r+2)-ro каналов которого (р,г =2,3,...) являются соответствующими входами устройства, генератор тактовых импульсов, выход которого подключен к первым входам первого — р-ro элементов P. первой группы и первого — r-ro элементов И 15 второй группы и тактовому входу многоканального преобразователя параллельного кода в последовательности импульсов, выход окончания преобразования которого соединен с входом .триг-2О гера, выход которого подключен к первому входу элемента И и вторым входам всех элементов И обеих групп, выход i го элемента И (i = 1,р) первой группы и j-го элемента И (j= 1,r) второй 25 группы соединены соответственно с i-м входом первого и j ì входом второго элементов ИЛИ и с вычитающим входом соответственно i-ro реверсивного накопителя первой группы и j-го реверсивного накопителя второй группы, первые выходы которых подключены к третьим входам одноименных элементов Н соответствующих групп, вторые выходы i-го реверсивного накопителя первой группы и j-ro реверсивного накопителя второй группы соединены соответственно с (i+3)-ми входами (i+1) - р-ro элементов И первой группы и (1+3)-ми входами (j+1) — r-ro элементов И второй группы и соответственно с (i+1) -м и(1+р+1)-и входами элемента 11, выходы (2p+2r+1)-ro и (2p+2r+2) — го каналов многоканального преобразователя параллельного кода в последовательности импульсов подключены соответственно к (р+1)-му входу первого и (г+1)-му входу второго эл ментов ИЛИ, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия, в устройство введены полусумматор, третий элемент ИЛИ и первая и вторая группы полусумматоров, выходы i-ro, (p+i)-го, (2p+j ) -го и (2p+r+j ) -ro каналов многоканального преобразователя параллельного кода в последовательности импульсов подключены к первому, второму входам соответственно i-ro полусумматора первой и j --го полусумматора второй групп, выходы суммы и переноса которых соединены соответственно с первым и вторым суммирующими входами одноименных накопителей соот-. ветствующих групп, выходы первого и второ о элементов ИЛИ подключены к первому и второму входам полусумматора, выходы суммы и переноса которого соединены соответственно с первым и вторым входами счетного блока, первый выход которого является информационным выходом устройства, второй выход счетного блока и выход элемента И подключены к.входам третьего элемента ИЛИ, выход которого является выходом окончания работы устройства. 1559411 Составитель О. Ревинский Техред A. Кравчук корректор З.Лоичакова,Редактор,Н. Рогулич Заказ 841 Тираж 655 Подписное ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР 113035, Москва, Ж-35, Раушская наб., д. 4!5 Производственно-издательский комбинат Патент, r. Ужгород, ул. Гагарина, 101 If !!
