Устройство для обнаружения ошибок в равновесном коде к из @

 

Изобретение относится к вычислительной технике. Его использование в системах передачи и обработки дискретной информации позволяет повысить быстродействие. Устройство содержит генератор 1 тактовых импульсов, многоканальный преобразователь 2 параллельного кода в последовательности импульсов, триггер 3, элементы ИЛИ 5,11, счетный блок 6, реверсивные накопители 7, группу 8 элементов И и элементы И 9,10. Благодаря введению полусумматоров 4 и элемента 12 ИЛИ быстродействие устройства повышается до 30% по сравнению с прототипом. 2 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

„„SU„„1564731 (51) 5 Н 03 М 7/20, 13/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н A BTGPCHOMV СВИДЕТЕЛЬСТВУ

1Яр

Ц2р

137

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР (21) 4340384/24-24 (22) 08.12.87 (46) 15.05.90. Бюл. Г 18 (72) O.Í.Nóçû÷åíêî (53) 681.325(088.8) (54) УСТРОЙСТВО ДЛЯ ОБНАРУЖЕНИЯ ОШИБОК В РАВНОВЕСНОМ КОДЕ К ИЗ п

2 (57) Изобретение относится к вычислительной технике. Его использование в системах передачи и обработки дискретной информации позволяет повысить быстродействие. Устройство содержит генератор 1 тактовых импульсов, многоканальный преобразователь 2 параллельного кода в последовательности

3 1564731

4 мпульсов, триггер 3, элементы ИЛИ 5, полусумматоров 4 и элемента ИЛИ 12

° °

1, счетныи блок 6, реверсивные на- быстродействие устройства повышается опители 7, группу 8 элементов И и до 30 по сравнению с прототипом. лементы И 9, 10. Благодаря введению 2 ил.

Изобретение относится к вычислительной технике и может быть исполь-,I0I зовано при построении систем передач и обработки дискретной информации.

Цель изобретения — повышение быстр действия.

На Фиг. 1 изображена блок-схема уртройства2, на фиг. 2 — пример выпЬлнения реверсивного накопителя.

Устройство содержит генератор 1 тактовых импульсов, многоканальный преобразователь 2 параллельного кода 20

1 в последовательности импульсов, триггор 3, полусумматор 4. первый элемент ИЛИ 5, счетный блок 6, реверсивное накопители 7, группу 8 элементов

И,, первый и второй элементы И 9, 10, 25 в)торой и третий элементы ИЛИ 11, 12.

Нв фиг. 1 обозначены входы 13 шины, и формационный выход 14 и выход 15 окончания работы устройства.

Многоканальный преобразователь 2 параллельного кода в последовательность импульсов может быть выполнена, например, на распределителе импульсов, выходы которого, соединены с первыми входами 2р групп элементов

И (2р - число каналов преобразователя 2), вторые входы элементов И каждой группы являются информационными входами соответствующего канала . преобразователя 2, а выходы соединены 4О с входаии элемента ИЛИ, выход которого является соответствующим информационным выходом канала преобразователя 2; тактовый вход распределитЕля импульсов являетСя тактовым вхо- 4> дом преобразователя 2, а выход его последнего разряда - выходом останова преобразователя (выходом конца преобразователя).

Многоканальный преобразователь 2 параллельного код в последовательность импульсов может быть выполнен также в виде 2р регистров сдвига, сОединениых информационными входами с соответствующими информационными входами преобразователя 2, тактовыми входами " с его тактовым входом, а вЫходами переноса " с информационными выходами соответствующих каналов преобразователя 2, инверсные выходы каждого регистра сдвига соединены с входами своего элемента И, а выходы последних - с входами элемента И, выход которого является выходом останова (конца преобразования) преобразователя 2, входы разрешения записи регистров сдвига соединены с входами записи преобразователя 2.

Триггер 3 выполняется в виде RSтриггера, если многоканальный преобразователь 2 .выполнен на регистрах. сдвига, либо на распределителе импульсов, сигнал на выходе останова (конца преобразования) которого синх,ронизирован с паузой между тактовыми импульсами, или в виде счетного триг" гера, а если преобразователь 2 выполнен на распределителе импульсов, сигнал на выходе конца преобразования которого синхронизирован с тактовым импульсом.

Реверсивный накопитель 7 может быть выполнен (Фиг. 2) в виде реверсивного счетчика 16 на t> vs)(()log<

° (1-(+ l)I )1од (к + 2)() разрядов, элемента И 17 и блока 18 формирования порога. На фиг. ? обозначены вычитаюций вход 19, первый и второй суммирующие входы 20, 21, являющиеся входами установки в "1" соответствен. но первого и второго разрядов счетчика 16, и первый - третий выходы

22-24„

Реверсивный счетчик 16 на 4 разряда может быть выполнен (Фиг. 2) на триггерах 25, элементах ИЛИ 26. элементах И 27 и элементах И-HE 28.

В исходном состоянии в счетчик 16 накопителя 7. i записывается двоичI ный код числа q; 0 ° Прямые выходы разрядов счетчика 16 с номерами, разными номерам единичных разрядов в двоичном коде числа :q;, и инверсные выходы остальных разрядов соединены с входами элемента И 17, инверс" ный и прямой выходы которого являются соответственно первым и вторым выходами 22, 23 накопителя. Если выб5

1564731

О рано число:1 = 2 — (К + 1) . то блока 18 являются первым и вторым третьим выходом 24 является прямой выходами счетного блока б, в который выход старшего разряда счетчика 16. в исходном состоянии записывается

Во всех других случаях прямые выходы

l счетчика 16 соединены с входами блока

18, реализующего порог à = q. + К + 1, !

На фиг. 2 показано выполнение этого блока на элементе ИЛИ 29 и элементе

И 30 для случая а = 12, q,. = О, К =

11. В общем случае блок 18 может быть выполнен следующим образом.

Пусть двоичное представление а имеет вид

1 а= 2 412

h=1

Счетный блок 6 выполняется в виде, аналогичном накопителю 7, с заменой реверсивного счетчика 16 на суммирующий счетчик и исключением инверсного выхода элемента И 17, при этом прямой выход элемента И 17 и выход

Пусть 4,= d = ...c(е „= О, а

1. Входы блока, начиная с е-го и до g ãо (соответствующие выходы разрядов счетчика 16), такие, что

ol е= 4åí = ° ° ° — — dg — — 1, аз +, —— О соединены с входами элемента И, выход которого, а также входы блока, начиная с (g + 1)-го и до h-го, такие, что Ы 1= с, —— ... = — — О, а а(ь„— - 1, соединены с входами элемента ИЛИ, выход которого,а также входы блока, начиная с (h + 1) -го и до ш-го, такие, что а(„= a(h+z ——

— 1, а Ы „, = Oi соединены с входами элемента И, выход которого, а также входы блока, начиная .с (m + 1)-го и кончая входом с номе— ром S, такие, что d „= Ы н1, —— — . ° . = (з = О. а d,= 1, соединены с входами элемента ИЛИ, и так далее до объединения всех входов блока 18 формирования порога (выходов счетчика 16). В частном случае а =

= 2 блок 18 формирования порога выполняется в виде элемента ИЛИ, соединенного входами с входами блока от (р + 1) -го и до U-го. В частном случае (,= (—— ... — — о р, —— О, а а(р = dP,,— . ° . = с(ц = 1, блок формирования порога выполняется в виде элемента И, соединенного входами с входами блока от р-го и до U-го. При оа = 2 блок формирования порога выполняется в виде линии связи с его

U -ro входа на выход.

В схеме устройства (фиг. 1) можно заменить соединение выхода первого элемента И 9 с прямым входом второго

1р элемента И 10 на соединение выхода второго элемента ИЛИ 11 с инверсным входом второго элемента И 10.

Устройство функционирует следующим образом.

В исходном состоянии многоканальный преобразователь 2 параллельного кода в последовательность импульсов, счетный блок 6, реверсивные накопители 7 и триггер 3 сброшены. При

20 этом на выходе триггера 3 нулевой сигнал, блокирующий прохождение тактовых импульсов через элементы И 8.

В накопитель 7. i в исходном состоянии записан код числа q ., а в счет1

25 ный блок 6 — код числа q . При выполнении многоканального преобразователя 2 на регистрах сдвига, входной код с входных информационных шин 13 записан в эти регистры сдвига.

30 При поступлении тактовых импульсов с выхода генератора 1 тактовых импульсов на тактовый вход многоканального преобразователя 2 последний преобразует количество едиНичных сигналов, поданных на группу входных информационных шин 13. 1 (входы 1-ro канала преобразователя 2) в соответствующее количество импульсов на выходе 1-го информационного канала.

4Q Импульсы с 1-го и (р + 1)-го выходов многоканального преобразователя 2 поступают на входы полусумматора 4. 1. Если импульс поступает на один его вход, это вызывает импульс

45 на его выходе суммы, соединенном с первым счетным входом реверсивного накопителя 7. 1 (при 1 (р), и через элемей т ИЛИ 5 с первым суммирующим входом счетного блока 6 (при 1 = р). к содержимому которых при этом прибавляется единица. Если импульсы поступают на оба входа полусумматора

4. 1, это вызывает импульс на его выходе переноса, соединенном с вторым суммирующим входом реверсивного накопителя 7. 1 (при 1 р), и вторым суммирующим входом счетного блока

6 (при 1 = р), к содержимому которых при этом прибавляется число два.

7 156473

Если за время работы многоканально. го преобразователя 2 на входы поступит не менее К+1 импульсов, то на втором выходе счетного блока 6 формируется единичный сигнал, поступающий

5 через элемент ИЛИ 12 на выход 15 окончания работы устройства, свидетельствуя об окончании цикла работы устройства, с пеРвого выхода счетного 10 блока 6 на выход элемента И 10, являющийся информационным выходом 14 устройства, снимается нулевой сигнал.

Если за время работы многоканального преобразователя 2 в счетном бло- 5 ке б не будет накоплено более К импульсов, то работа продолжается в описанном выше порядке до опроса всех входных информационных шин, для чего потребуется ) n/2р Е тактов. При этом 10 по окончании работы многоканального преобразователя 2 он самоблокируется и далее импульсов на информационных выходах каналов не формирует. При этом на его выходе конца преобразова- 25 ния появляется единичный импульс, переключающий триггер 3 (в паузу между тактовыми импульсами), на выходе которого появляется единичный сигнал, разрешающий прохождение тактовых им- 30 пульсов через элемент И 8. ! . Далее происходит процесс последовательного пересчета содержимого реверсивных накопителей 7 в счетный блок 6. Пусть 7. г наименьший номер накопителя, в который записан код, отличный от q, т.е. за время работы многоканального преобразователя 2 на его суммирующие входы поступили импульсы. При этом на первом выходе 40 реверсивного накопителя 7. r - единичный сигнал, а на втором, соединенном с входами элементов 8.(r + 1)

- 8.(р - 1) И - нулевой, запрещающий прохождение тактовых импульсов на их 45 выходы.

Таким образом, на всех входах элемента 8. г И единичные сигналы и тактовые. импульсы проходят через него на вычитающий вход реверсивного накопителя 7i r, от содержимого которого при этом каждый раз вычитается единица, и через элемент ИЛИ 5 - на первый суммирующий вход счетного блока 6, к содержимому которого при этом прибавляется единица. Работа . продолжается таким образом до возвра щения реверсивного накопителя 7.r в исходное состояние. При этом на его первом выходе появляется нулевой сигнал, запрещающий прохождение тактовых импульсов на выход элемента

8. r И, а на втором выходе — единичный сигнал, разрешающий прохождение тактовых импульсов на выходы элементов 8.(r + 1) И - 8.(р - 1) . Далее аналогичным образом осуществляется пересчет содержимого накопителей

7.(г + 1) - 7 ° (р - 1) в счетный блок б ° и

Если Z. x„> К, то в некоторый

r=1 момент времени в счетчике счетного блока б окажется записан код числа

+ К + 1, где q - код числа начального состояния счетчика блока 6. При этом на втором выходе счетного блока

6 появится единичный сигнал, поступающий через элемент ИЛИ 12 на выход

15 окончания работы устройства, свидетельствуя об окончании цикла работы, а с первого выхода счетного блока 6 поступает нулевой сигнал (результат контроля) на элемент И 1О, вызывая нулевой сигнал на выходе 14 устройства.

tl

Если,> х„<К, то по окончании ! =! пересчета содержимого всех реверсивных накопителей 7 в счетный блок 6 на их вторых выходах оказываются единичные сигналы, свидетельствующие об их возвращении в исходное состояние, что вызывает единичный сигнал на выходе элемента И Я, поступающий через элемент ИЛИ 12 на выход 15 окончания контроля устройства, свидетельствуя об окончании цикла работы.

При этом с первого выхода счетного блока б на элемент И 10 поступает !

tl нулевой сигнал, если,> x ФК, и и единичный сигнал, если,> х,. = К. ! e

При поступлении на входы некоторого полусумматора 4.1 К + 1 или К +

+ 2 импульсов, s счетчике реверсивного накопителя 7.1 оказывается записан код соответствующего числа, что вызывает единичный сигнал на его третьем выходе, поступающий через элементы ИЛИ 11 и 12 на выход 15 окончания работы устройства, свидетельствуя об окончании цикла работы.

При этом с выхода элемента И,10 на информационный выход 14 устройства поступает нулевой сигнал, поскольку

9 1 на его входе, соединенном с выходом элемента И 9 - нулевой сигнал.

Таким образом, на выходе К устройства формируется выходной единичный сигнал, только если во входном коде ровно К единичных сигналов.

Устройство для обнаружения ошибок в реверсивном коде К из и обеспечива" ет повышение быстродействия до 303 по сравнению с прототипом.

Формула изобретения

Устройство для обнаружения ошибок в равновесном коде К из и, содержацее многоканальный преобразователь параллельного кода в последовательности импульсов, 2р групп (р = 2, 3, ...) информационных входов котоРого являются соответствуюцими входами устройства, генератор тактовых импульсов, выход которого подключен к первым входам первого - (р - 1)-го элементов И группы и тактовому входу многоканального преобразователя параллельного кода в последовательности импульсов, выход окончания преобразования которого соединен. с входом триггера, выход которого подключен к первому входу первого элемента И и вторым входам первого(р - 1)-ro элементов И группы, выходы которых соединены с вычитающими входа ми одноименных реверсивных накопителей и соответствующими входами первого элемента ИЛИ, выход которого подключен к первому входу счетного блока, первый выход которого соединен с первым входом второго элемен64731

tO та И, перв и выход i-го реверсивного накопителя (i = Т, р - 1) тсоепинен с (i + 2)-м входом i-co элемента И группы, второй выход i-го реверсивного накопителя подключен к (i +

+ 1)-му входу первого элемента И и (i + 2) -му входу (i + 1) -ro - (р-1) -гс элементов И группы, выход первого элемента И подключен к-второму входу второго элемента И, выход которого является информационным выходом устройства, третьи выходы всех реверсивных накопителей подключены к соответствуюцим входам второго элемента

ИЛИ, о т л и ч а ю ц1 е е с я тем, что, с целью повышения быстродействия, в устройство введены третий элемент ИЛИ и первый - р-й полусумматоры, 20 J é и (р + J)-й информационные выходы (j = 1,р) многоканального преобразователя параллельного кода в последовательности импульсов соединены . соответственно с первым и вторым вхо25 дами J-го полусумматора, выходы суммы и переноса i-го полусумматора (= 1,р — 1) подключены соответственно к первому и второму суммирующим входам i-го реверсивного накопителя, выходы суммы и переноса р-го полусумматора соединены соответственно с р-м входом первого элемента

ИЛИ и вторым входом счетного блока, второй выход которого и выход второго элемента ИЛИ подключены к первому и второму входам третьего элемента

ИЛИ, третий вход которого подключен к выходу первого элемента И, выход третьего элемента ИЛИ является выхо40 дом окончания работы устройства.

1564731

Тираж 655

Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113935, Москва, Ж-35, Раушская наб, д. 4/5

Производственно-издательский комбинат "Патент"y r.Óæãoðîä, ул.Гагарина, 101

Редактор M.Toâòèí

Заказ 1166

Составитель О.Ревинский

Техред N.Èîðгентал Корректор M. Пожо