Устройство для формирования контрольного признака

 

Изобретение относится к автоматике и вычислительной технике и может быть использовано в системах передачи данных. Цель изобретения - повышение достоверности контроля устройства. Устройство содержит регистры 3,14, элементы И 4-8, элементы ИЛИ 9-12, сумматор 13, блоки 15, 16 памяти, коммутатор 17, элементы задержки 18, 25, элемент НЕ 19, счетчики 20, 22, дешифраторы 21,23, триггер 24. Контролируемое слово разбивается на л групп разрядов по s разрядов в каждой. Счетчик 20 и дешифратор 21 управляет накоплением в регистре 3 групп по s разрядов. Блок 15 памяти ставит в соответствие каждой группе частный контрольный признак, которые запоминаются по порядку в ячейках блока 16 памяти. После приема всего слова начинают передаваться на выход устройства частные контрольные признаки и сумма всех групп разрядов по модулю q 2s. 1 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (51)5 G 06 F 11/08

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

О

Ч (1

С

С (21) 4727437/24 (22) 07.08.89 (46) 30.11.91. Бюл. М 44 (72) В,С.Василенко и В.В.Василенко (53) 681.3(088.8) (56) Авторское свидетельство СССР

М 660054, кл. G 06 F 11/08, 1977.

Авторское свидетельство СССР

N. 1179343, кл. G 06 F 11/00, 1984. (54) УСТРОЙСТВО ДЛЯ ФОРМИРОВАНИЯ

КОНТРОЛЬНОГО ПРИЗНАКА (57) Изобретение относится к автоматике и вычислительной технике и может быть использовано в системах передачи данных.

Цель изобретения — повышение достоверности контроля устройства, Устройство со„„ Ж„„1695305 А1 держит регистры 3,14, элементы И 4 — 8, элементы ИЛИ 9-12, сумматор 13, блоки 15, 16 памяти, коммутатор 17, элементы задержки

18, 25, элемент HE 19, счетчики 20, 22, дешифраторы 21, 23, триггер 24. Контролируемое слово разбивается на и групп разрядов по s разрядов в каждой. Счетчик 20 и дешифратор 21 управляет накоплением в регистре

3 групп по s разрядов. Блок 15 памяти ста.вит в соответствие каждой группе частный контрольный признак, которые запоминаются по порядку в ячейках блока

18 памяти. После приема всего слова начинают передаваться на выход устройства частные контрольные признаки и сумма всех групп разрядов по модулю р = 2 . 1 ил.. Изобретение относится к автоматике и вычислительной технике и может быть использовано в системах передачи данных.

Цель изобретения — повышение достоверности контроля устройства.

На чертеже приведена функциональная ,схема устройства.

Устройство содержит информационный 1 и тактовый 2 входы, первый регистр 3, элементы И 4 — 8, элементы ИЛИ 9-12, сум матор 13, второй регистр 14, блоки 15 и 16 памяти, коммутатор 17, первый элемент 18

;:задержки, элемент НЕ 19, первый счетчик 20, первый дешифратор 21, второй счетчик ! 22, второй дешифратор 23, триггер 24, вто рой элемент 25 задержки и выход 26устройства.

Информационное слово разбивается на и частей по s разрядов в каждом. Контрольный признак В(А) представляет собой свертку слова по модулю q = 2 (r(A)) и совокупность и остатков f (cq) частей слова от деления на чис, ло Ц1 < q: В(А) = г(А), 11(С1), f2(G2) "., Ь(Я ), Устройство работает следующим образом.

В исходном состоянии первый 20 и второй 22 счетчики, триггер 24 и второй регистр

14 установлены в нулевое состояние. Следовательно, разрешена передача информации через первую группу входов коммутатора 17 . и открыты входы элементов И 4,5 и 7, соединенные с инверсным выходом триггера 24, Кроме того, нулевым сигналом с первого выхода второго дешифратора 23 закрыт элемент И 5, а через элемент НЕ 19 открыт элемент И 4.

С приходом каждого информационного . сигнала по входу 1 устройства и связанного с ним тактирующего сигнала по входу 2 устройства происходи изменение состояния первого счетчика 20, выдача информационного символа на выход 26 устройства через

- элементы И 4 и ИЛИ 9, а также запись со сдвигом информационных символов в первый регистр 3.

После приема з символов текущей группы на первом выходе дешифратора 21 появляется единичный сигнал, который через элемент И 7 поступает в качестве разрешающего сигнала на вход чтение первого блока 15 памяти. При этом с выхода первого регистра 3 снимается число а, которое в сумматоре 13 складывается с содержимым второго регистра 14 (в первом цикле сложения с нулем), а на выходе блока IS памяти формируется частный контрольный признак

f (й) обрабатываемой группы. После этого сигналом, задержанным элементом 18 задержки на время выборки из блока 15 памя15

55 ти и сложения, разрешается запись суммы во второй регистр 14, частного контрольного признака — в блок 16 памяти, а также через элемент ИЛИ 11 — изменение состояния счетчика 22, Такая процедура повторяется до окончания приема и-й группы кодируемого слова. За это время в регистре 14 формируется контрольный признак вырожденного ВГ-коВ блок 16 памяти записывается и частных контрольных признаков fi(c4), а второй счетчик 22 устанавливается в и-е состояние.

После этого единичным сигналом с первого выхода дешифратора 23, соответствующего и-му состоянию счетчика 22, через элемент

ИЛИ 10 разрешается завпись з-разрядного кода с выхода регистра 14 по входу, параллельному информационному входу регистра

3, При этом (s — пф разрядов этого кода подаются на регистр 3 непосредственно с регистра 14, à m младших разрядов — через первую группу входов с выхода коммутатора 17. Кроме того, этим же сигналом дешифратора 22, поступающим на вход элемента

И 5, к выходу 26 устройства подключается старший. разряд выхода регистра 3, а через элемент HE 19 запрещается прохождение на выходе 26 устройства информации с входа 1 устройства через элемент И 4, С приходом следующих s тактирующих сигналов по входу 2 устройства на выход 26i устройства с регистра 3 через элемент И 5 выдается з разрядов контрольного признака вырожденного ВГ-кода r(A). После этого сигналом с выхода элемента И 7 разрешено чтение с первого блока 15 памяти и последующая запись во второй блок 16 памяти частного контрольного признака Ц(г(А)) от контрольного признака г(А) и второй счетчик

22 переходит в очередное (п+1)-е состояние.

При этом сигналом с второго выхода второго дешифратора 23 второй счетчик 22 устанавливается в нулевое состояние, а триггер

24 — в единичное состояние. В результате закрывается прохождение информации через первую группу информационных входов коммутатора 17 и элементы И 4,5 и 7 и открываются элементы И 6 и 8. Теперь на выход коммутатора .17 проходит информация с второй группы его информационных входов. Происходит также изменение коэффициента счета первого счетчика 20 с s. на в, отключение цепей формирования и записи контрольных признаков и подключение

m-ro разряда выхода регистра 3 к выходу 26 устройства, Кроме того, сигньлом с второго

1695305 выхода дешифратора 23 через элемент ИЛИ

12 выдается сигнал чтения информации с второго блока 16 памяти и через элемент 25 задержки — сигнал записи на регистр 3. При этом первый частный контрольный признак считывается из блока 16 памяти и переписывается в регистр 3. Устройство переводится в режим выдачи частных контрольных признаков.

С приходом следующих s тактирующих сигналов по входу 2 устройства на выход 26 устройства с m-ro .разряда выхода регистра

3 через элемент И 6 выдается m разрядов частного контрольного признака очередной группы. После этого с второго выхода дешифратора 21, соответствующего m-му состоянию счетчика 20, через открытый элемент И 8 и элемент ИЛИ 11 устанавливается в нулевое состояние первый счетчик 20, изменяется состояние второго счетчика 22, а через элемент ИЛИ 12 из блока 16 памяти записывается з регистр 3 очередной частный контрольный признак 1 (а ) и устанавли- вается в нулевое состояние регистр 14.

Этот процесс повторяется (и+1) раз до перехода счетчика 22 в(п+1)-е состояние. 3а это время на выход 26 устройства передаются все частные контрольные признаки, после чего счетчик 22 и триггер 24 устанавливаются в нулевое состояние.

Счетчик 20 и регистр 14 также устанавливаются в нулевое состояние и устройство готово к кодированию очередного слова.

Таким образом, за (и+1) (s+m) тактов устройство принимает, обрабатывает и передает на выход 26 совокупность из n s информационных разрядов иСходного числа и s+(n+1)m контрольных разрядов, образующих в совокупности каскадируемый вырожденный ВГ-код. Для правильного функционирования устройства интервал между поступлениями на кодирование оче. редных чисел должен быть не менее, чем э+(и+1) периодов тактирующих импульсов.

Устройство не вносит задержки в передачу обрабатываемой информации.

Формула изобретения

Устройство для формирования контрольного признака, содержащее два регистра, первый счетчик, первый дешифратор, пять элементов И, первый и второй элементы ИЛИ, триггер, элемент НЕ, первый элемент задержки, причем выход элемента НЕ соединен с первым входом первого элемента И, выход которого соединен с первым входом первого элемента ИЛИ, информационный выход первого счетчика соединен с информационным входом первого дешифратора, о т л и ч а ю щ е е с я тем, что, с целью повышения достоверности контроля устройства, в него введены второй счетчик, второй дешифратор, сумматор, два блока памяти, коммутатор, второй элемент задер5 жки и третий и четвертый элементы ИЛИ, причем последовательный информационный вход первого регистра и второй вход первого элемента И подключены к информационному входу устройства, выход первого

10 регистра соединен с первым информационным входом сумматора. выход результата которого соединен с информационным входом второго регистра, выход которого соединен с вторым информационным входом

15 сумматора, старший разряд выхода первого регистра соединен с первым входом второго элемента И, выход которого соединен с вторым входом первого элемента ИЛИ, выход которого является выходом устройства, m-й

20 разряд выхода первого регистра соединен с первым входом третьего элемента И, выход которого соединен с третьим входом первого элемента ИЛИ (m =!оцуп, где q > — модуль контроля), первый и второй выходы первого

25 дешифратора соединены с первыми входами четвертого и пятого элементов И соответственно. выход четвертого элемента И соединен с входом чтения первого блока памяти и входом первого элемента задерж30 ки, выход которого соединен с тактовым входом второго регистра и входом записи второго блока памяти, группа младших разрядов выхода второго регистра и группа информационных выходов второго блока

35 памяти соединены соответственно с первой и второй группами информационных входов коммутатора, прямой и инверсный выходы триггера соединены соответственно с первым и вторым управляющими входами ком40 мутатора, выход коммутатора и группа старших разрядов выхода второго регистра подключены к соответствующим разрядам параллельного информационного входа первого регистра, тактовый вход первого

45 регистра и счетный вход первого счетчика подключены к тактовому входу устройства, первый выход второго дешифратора соеди-. нен с вторым входом второго элемента И, входом элемента НЕ и первым входом вто50 рого элемента ИЛИ, выход которого соединен с входом записи первого регистра, выход которого соединен с адресным входом первого блока памяти, информационный выход которого соединен с

55 информационным входом второго блока памяти, выход первого элемента задержки соединен с первым входом третьего элемента

ИЛИ, выход которого соединен с установочным входом первого счетчика и счетным входом второго счетчика, информационный

1695305

Составитель В.Гречнев

Редактор Л,Пчолинская Техред М.Моргентал Корректор Ъ.Лончакова

Заказ 4163 Тираж Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб„4/5

Производственно-издательский комбинат "Патент", г. Ужгород, ул.Гагарина, 101 выход которого соединен с адресным вхо. дом второго блока памяти и информационным входом второго дешифратора, второй выход которого соединен со счетным входом триггера, установочным входом второго счетчика и первым входом четвертого элемента ИЛИ, выход которого соединен с входом чтения второго блока памяти и входом второго элемента задержки, выход которого соединен с установочным входом второго регистре и вторым входом второго элемента

ИЛИ, инверсный выход триггера соединен с третьими входами первого и второго.элементов И и вторым входом четвертого эле5 мента И, прямой выход триггера соединен с вторыми входами третьего и пятого элементов И, выход пятого элемента И соединен с вторыми входами третьего и четвертого элементов ИЛИ, 10