Программируемая логическая матрица

 

Изобретение относится к вычислительной технике и может быть использовано для построения постоянной памяти типа ПЛМ в БИС управляющей памяти. БИС микропроцессоров . микроЭВМ с высокими требованиями по быстродействию и ограниченным энергопотреблением. Эти качества ПЛМ достигаются за счет обеспечения асинхронного перехода к подзаряду элементов И 1 и элементов ИЛИ 2 непосредственно в фазе выборки. Для этого в устройство дополнительно введены блок установки и две группы блоков 6, 7 временного хранения 1 ил

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (st)s 6 11 С 17/00

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4690890/24 (22) 30.03.89 (46) 30.11.91. Бюл. hh 44 (72) B.В.Горовой, С.Н.Тихомиров, Ю.О.Шинкевич и В.В.Яхимчик (53) 681.327.66 (088,8) (56) Авторское свидетельство СССР

ЬЬ 1345911, кл. G 11 С 19/00, 1985.

Авторское свидетельство СССР

М 1424598, кл. G 11 С 19/00, 1987 (прототип). (54) ПРОГРАММИРУЕМАЯ ЛОГИЧЕСКАЯ

МАТРИЦА

Изобретение относится к цифровой вычислительной технике и может быть использовано при построении микропроцессоров и микроЭВМ.

Целью изобретения является повышение быстродействия. и снижение потребляемой мощности программируемой логической матрицы (IlflM).

На чертеже изображена принципиальная электрическая схема.ПЛМ, ПЛМ содержит элементы И 1, элементы

ИЛИ 2, блоки 3, 4 подзаряда первой и второй групп, усилители 5, блоки 6, 7 временного хранения первой и второй групп, блоки установки 8, формирователь 9 сигнала выборки, формирователь 10 импульсов запуска. Формирователи 9 и 10 образуют блок

11 местного управления. На чертеже пока заны также информационные входы 12 и выходы 13 ПЛМ, вход выборки 14 ПЛМ, выход готовности 15 ПЛМ, шина 16 нулевого потенциала и шина 17 напряжения питания.,, Ж„, 1695383 А1 (57) Изобретение относится к вычислительной технике и может быть использовано для построения постоянной памяти типа ПЛМ в

БИС управляющей памяти. БИС микропроцессоров, микроЭВМ с высокими требованиями по быстродействию и ограниченным энергопотреблением. Эти качества ПЛМ достигаются за счет обеспечения асинхронного перехода к подэаряду элементов И 1 и элементов ИЛИ 2 непосредственно в фазе выборки. Для этого в устройство дополнительно введены блок установки и две группы блоков 6, 7 временного хранения. 1 ил.

Каждый блок 3,4 подзаряда первой и второй групп содержит МДП-транзистор ртипа 18, который во включенном состоянии осуществляет подзаряд r.всхода соответствующего элемента И или ИЛИ до уровня логической 1 в фазе подэархда ПЛМ,инвертор.19 обратной связи и МДП-транзистор р-типа 20, фиксирующие этот уровень на выходе элементов И или ИЛИ.

Каждый усилитель 5 представляет собой .инвертор с управляемым переключением в состояние логического О, состоящий иэ

МДП-транзисторов р-типа 21 и и-типа 22 и

23. Каждый блок установки 8 состоит из элемента 2 И-Н Е 24 и инвертора 25 и служит для возбуждения соответствующих входов элементов И и возврата их в исходное логиче- . ское состояние.

Каждый блок беременного хранения содержит МДП-транзистор р-типа 26, который служит для установки блока в исходное состояние, инвертор 27 и высокоомный инвертор 28 обратной связи, которые вместе

1695383

15

25

50 образуют ячейку памяти, а также выходной инвертор 29, В блоках временного хранения

6 фиксируется выходной набор термов элементов И на период выборки элементов

ИЛИ, Каждый блок 7 временного хранения содержит выходной инвертор 30, инвертор 31, образующий вместе с высокоомным инвертором 32 ячейку памяти, а также МДП-транзисторь4, 33 и 34 c00TBeTGTB8HHo р- и п-типа.

"1 ранзистор 33 служит для переключения ячеек памя.ти в процессе выборки ПЛМ, транзистор 34 -- для установки в исходное состояние. Блоки временного хранения 7 служат для фиксации выходного набора

ПЛМ до окончания фазы выборки.

Формирователь 9 сигнала выборки сост оит из трех каскадов. Первый каскад аналогичен усилителю 7 и содержит МДПтранзисторы р-типа 35 и и-типа 36 и 37.

Второй каскад, состоящий из МДП-транзисторов р-типа 38 и и-типа 39 и 40, представляет собой управляемый инвертор, выход которого переключается в состояние логического О в зависимости от двух сигналов.

Третий каскад состоит из МДП-транзисторов р-тлпа 41 и и-типа 42 и предназначен для управления усилителями.

Формирователь 10 импульсов запуска с;:"=1 оит из элементов 2 И-НЕ 43 и 44, образу:ощих BS- риггер, элементов 2 И-НЕ 45 и

3 И-НЕ 46 и инвергоров 47 — 55.

ПЛМ функционирует следующим образом, В начальном состоянии управляющий сигнал выборки ПЛМ на входе 14, соотьетс .вующий сигналу на входе 56 формирователя i О, находится в состоянии логического О, При этом в состоянии логического 0 находятся входы запуска 57 и 58 блоков установки 8 и блоков подзаряда 3 и, соответствечно, все входы 59 элементов

И, Соответственно, и-канальные транзисторы элементов И выключены, а транзистор 18 блоков подзаряда 3 находится во вп юченном состоянии, выходы 60 элементов И заряжены до напряжения питания, а транзистор 2 1 усилителей 5 выключен, Уровнями логического О и 1 соответственно на пятом 61 и третьем 62 выходах формирователя 10 импульсов запуска включены транзисторы 38, 42 и выключен транзистор 40 формирователя 9 сигнал выборки. Выход 63 формирова-ег.ÿ 9 сигнала выборки находится в состоянии логического О,транзистор 23 усилителя 5 выключен. Выход 64 усилителя 5 находится в состоянии высокоомного выходного сопротивления, транзистор 26 блоков ".- време«ного хранения e,êëþ÷åí уровнем логического 0 на четвертом 65 выходе формирователя 10 импульсов запуска и, соответственно, выход 66 блоков 6 временного хранения и соединенные с ним входы 67 элементов ИЛИ установлены в состояние логического О, и-канальные транзисторы элементов ИЛИ выключены, транзистор 18 блоков подэаряда 4 включен уровнем логического 0 на втором 68 выходе формирователя 10 импульсов запуска, выходы 69 элементов ИЛИ заряжены до напряжения питания, При этом транзистор 33 блоков 7 временного хранения выключен, а транзистор 34 включен уровнем логической

1 на шестом выходе 70 формирователя 10 импульсов запуска, 4l выходы ПЛМ находятся в состоянии логической 1, Первый вход 56 формирователя 10 импульсов запуска находится в состоянии логического О и триггер, образованный элементами 2 И-НЕ 43 и 44, установлен в состоянии логического О на выходе элемента 44, При переключении управляющего сигнала выборки ПЛМ 14 в состояние логической 1 начинается фаза выборки ПЛМ. На первом ее этапе триггер в формирователе импульсов запуска переходит в состояние хранения информации, и блокируются элементы, осуществляющие подзаряд выходов элементов И и ИЛИ и предустановку блоков

6, 7 временного хранения. Так, переключаются в состояние логической 1 первый 71; второй 68 и четвертый 65 выходы, в состояние логического 0 — шестой 70 выход блока

10, в результате чего выключается транзистор 18 в блоках подзаряда 3 и 4 и транзисторы 26 и 34 в блоках 6, 7 временного хранения. При переключении пятого 61 выхода блока 10 из состояния логического 0 в состояние логической 1 и третьего выхода

62 из состояния логической 1 в состояние логического 0 изменяются состояния транзисторов 38, 40, 42 в блоке 9, блок готов к формированию импульсов запуска усилителей 5. Одновременно происходит запуск блоков. установки 8 и на входных шинах 59 элементов И начинает устанавливаться информация, соответствующая коду на входных шинах 12 ПЛМ. По достижении на шинах 59 уровня порогового напряжения

МДП-транзистора и-типа открываются соответствующие транзисторы элементов И.

Через эти транзисторы начинают разряжаться связанные с ними выходы элементов И. Весь этот. процесс формирования выходных термов элементов И моделируется на последнем элементе И, когда выход этого элемента разряжается до точки переключения первого каскада блока 9, выход первого каскада переключается в

1695383 состояние логической 1, второй каскад — в состояние логического 0 и выход 63 блока 9 — в состояние логической 1. На выходах усилителей 5, связанных с разряжающимися выходами элементов И, появляется активный уровень логической 1, а выходы усилителей 5, связанные с неразряжающимися выходами элементов И, переключаются в состояние логического О. Информация с выходов усилителей 5 фиксируется блока- 10 ми 6 временного хранения, на втором выходе 72 последнего блока 6 появляется уровень логической 1, Триггер в блоке 10 переключается в состояние логической 1 на выходе элемента 2 И-НЕ 44, Уровень логического 0 на пятом выходе блока 10 блокирует блоки установки 8, и с этого момента процесс на заряжаемых входных шинах 59 элементов И сменяется их разрядом до уровня. логического О,Уровень логического 0 на первом 71 выходе блока

10 включает транзистор 18 в блоках подзаряда 3 и начинается подзаряд выходов 60 элементов И. Одновременно уровнем логической 1 на третьем выходе 62 блока 10 включается транзистор 42 блока 9 и выход

63 блока 9 переключается в состояние логического О, а транзистор 23 в усилителе 5 закрывается, Когда на выходах элементов И устанавливается потенциал выше уровня порога МДП-транзистора р-типа, все усилители переходят в состояние высокого выходного сопротивления.

Описанный подзаряд элементов И совмещен с процессом дальнейшей выборки

ПЛМ в целом: В соответствии с записанным содержимым блоков б временного хранения, часть входных шин элементов ИЛИ начинает заряжаться, По достижению на этих шинах порогового напряжения МДП-транзистора и-типа открываются соответствующие транзисторы элементов ИЛИ. Через эти транзисторы начинают разряжаться связанные с ними выходы 69 элементов

ИЛИ. Когда соответствующие выходы элемен1ов ИЛИ разрядятся до порогового напряжения МДП-транзистор" р-типа, начинают переключаться в состояние логического 0 выходы 73 блоков 7 временноro хранения. С это-о момента времени на выходах 73 блоков 7 временного хранения зафиксирован выходной набор разрядности и, представляющий собой запрограммированную булеву функцию от входных переменных

При этом уровнем логического 0 на втором выходе 74 посл еднего (и+1)-ro блока 7 переключается в состояние логическо-.

ro 0 четвертый 65 и второй 68 выходы блока 10. Уровнем логического 0 на чет15

50 вертом выходе 65 блока 10 включается транзистор 26 в блоках 6. Блоки 6 устанавливаются в состояние логического U гiî F.ûõîäó бб и входы 67 элементов ИЛИ начинают разряжаться. Уровнем логического 0 на втором выходе 68 блока 10 включается транзистор

18 блоков подзаряда 4, и начинается подзаряд выходов 69 элементов ИЛИ. Транзистор

33 в блоках 7 закрывается.

Появление логического 0 на выходе последнего (и+1)-го блока 7 является признаком "готовности" выходного набора ПГ,M для внешних устройств. По завершении использования кода на выходах 13 ПЛМ внешнее устройство переводит сигнал выборки на входе 14 flfiM из состояния логической 1 в состояние логического О, и фаза выборки

ПЛМ заканчивается. При переключении сигнала выборки ПЛМ в состояние логического

0 начинается фаза предустановки Г!ЛМ,, Триггер в блоке !0 переключается в состояние логической 1 по выходу элемента 2 И-HE

44, шестой выход 70 блока 10 переключается в состояние логической 1. Этим уровнем открывается транзистор 34 в блоках 7 временного хранения. Блоки 7 переключаются в состояние логической 1 на выходах 71, т.е. выходы 13 ПЛМ устанавливаются в исходное состояние.

Как видно из приведенного описания работы, в предлагаемой ПЛМ реализован асинхронный переход внутри ПЛМ к подзаряду элементов И и ИЛИ непосредственно в фазе выборки. При этом процесс подзаряда элементов И совмещается с началом выборки элементов ИЛИ. Процесс подзаряда элементов ИЛИ начинается в фазе выборки с момента записи вь:ходного набора в блоки

7 временного хранения. По переключению внешним блоком синхрочизации управляющего сигнала выборки ПЛМ в состояние логического 0; внутри Г)ЛМ подтверждается состояние "подзаряда" для элементов И и

ИЛИ. При этом выполняетгя установка триггера в блоке 10 и блоков временнего хранения 7 в исходное состояние. Эта фаза называется фазой предустановки. Таким образом, вместо строго разграниченных фаз "выборки и подзаряда в описанной

ПЛМ реализован асинхронный подзаряд элементов И и ИЛИ по завершению формирования на их выходах соответствующего выходного набора данных, Это и дает выигрыш в быстродействии.

Разряд и заряд входных и выходных шин элементов И и ИЛИ представляет собой медленный во времени процесс в связи с большой распределенной емкостью шин, достигающих десятка пикофарад. Для уменьшения площади ПЛМ в элементах И и

1695383

ИЛИ используются транзисторы минимальной величины, Как следует из описания работы Г! ПМ, процесс выборки развивается до достижения на соответствующих шинах элементов И и ИЛИ пороговы" уровней напряжения. Асинхронный переход к подзаряду по обратной связи останавливает этот процесс, и возвращает шины элементов И и

ИЛИ в исходное состояние, Таким образом, достигае ся перезаряд больших емкостей шин элементов И и ИЛИ в неполном диапа;-оне напряжений между уровнями нулевого напряжения и напряжения питания, что приводит к снижению потребляемой ПЛМ мощности.

63Qpмулаизgбpp t ения

Программируемая логическая матрица, содержашая элементы И, элементы ИЛИ, первую группу блоков подзаряда, причем выход каждого блока подзаряда первой группы соедлнен с выходом соответствующего элемента И, вторую группу блоков подзаряда, причем выход каждого блока подзаряда второй группы соединен с выходом соответствующего элемента ИЛИ,усилители, информационный вход каждого из которых, кроме последнего, соединен с выходом соответствующего элемента И, формирователь сигнала выборки, информационный вход которого соединен с выходом последнего элемента И, а выход — со стробирующим входом каждого усилителя, .формирователь лмпульсов запуска. первый вход которого является входом выборки программируемой логической матрицы, первый и второй выходы соединены со входами запуска блоков подзаряда первой и второй групп соответственно, а " ретий выход — с первым входом запуска формирователя сигнала выборки, о т л ич а ю щ а я с я тем, что, с целью повышения быстродействия и снижения потребляемой мощности, в программируемую логическую матрицу введены первая группа

5 блоков временного хранения, первый вход каждого из которых соединен с выходом соответствующего усилителя, второй вход— с четвертым выходом формирователя импульсов запуска, выход каждого блока вре10 менного хранения первой группы соединен с соответствующим входом каждого элемента ИЛИ, блоки установки, информационный вход каждого из которых, кроме первого, является соответствующим информацион15 ным входом программируемой логической матрицы, вход запуска каждого блока установки соединен с пятым выходом формирователя импульсов запуска, выход каждого блока установки соединен с соответствую20 щим входом каждого элемента И, а информационный вход первого блока установки соединен с шиной питания программируемой логической матрицы, вторая группа блоков временного хранения, выход каждого из

25 которых, кроме последнего, является соответствующим информационным выходом, а последний — выходом готовности программируемой логической матрицы, первый вход каждого блока временного хранения второй

30 группы соединен с выходом соответствующего элемента ИЛИ, а второй вход — с шестым выходом формирователя импульсов запуска, второй и третий входы формирователя импульсов запуска соединены со

35 вторыми выходами последних блоков временного хранения первой и второй групп соответственно, второй вход запуска формирователя сигнала выборки соединен с пятым выходом формирователя импульсов

40 запуска, информационный вход последнего усилителя соединен с шиной питания программируемой логической матрицы.

1695383

Составитель А.Дерюгин

Техреду M.Ìîðãåíòàë

Редактор Т.Орловская

Корректор О.Кравцова

Производственно-издательский комбинат "Патент", r. Ужгород, ул.Гагарина, 101

Заказ 4167 Тираж Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., 4/5