Устройство для передачи данных с самотестированием

 

Изобретение относится к импульсной технике, в частности к логическим устройствам , снабженным схемами встроенного контроля , и может применяться в устройствах управления движением поездов. Цель изобретения - повышение достоверности работы путем обнаружения отказов блоков памяти. Устройство содержит блок сравнения , датчик режимов, тактовый генератор, обрабатывающий и корректирующий блоки, каждый из которых содержит мультиплексор, преобразователь кода, схему сравнения , сумматор по модулю два, блок памяти, дешифратор режима, коммутатор, счетчик тактовых сигналов, дешифратор импульсов записи, элемент ИЛИ, три элемента И. 4 ил. КЛ

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (5!)5 G 06 F 11/26

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4627624/24 е (22) 29,12.88 (46) 30.12.91. Бюл. М 48 (71) Научно-производственное объединение автоматизации и систем управления на железнодорожном транспорте (72) Е.Н.Розенберг, В.И.Зорин, А.В,Кузьмин, Я.С.Спектор„Е.Е.Нахимовская и

Е.В.Друян (53) 681.3(088.8) (56) Сапожников В.В., Сапожников Вл, В.

Методы синтеза надежных автоматов. Л„

Энергия, 1980.

Е.Е.Гелбштейн и др. Использование микропроцессоров с программным управлением для обеспечения безопасности движения поездов. — Железные дороги мира, M.: 1976, М 1, с. 67.

Изобретение относится к импульсной технике, в частности к логическим устройствам, снабженным схемами встроенного контроля, и может применяться в ответственных устройствах обработки информации, например в устройствах управления движением поездов, содержащих блоки памяти на регистрах и Д-триггерах.

Цель изобретения — повышение достоверности работы путем обнаружения отказов блоков памяти.

На фиг.1 приведена структурная схема устройства; на фиг.2 и 3 — приведены таблицы, поясняющие динамику работы цепей

„„5U 1702376 А1 (54) УСТРОЙСТВО ДЛЯ ПЕРЕДАЧИ ДАННЫХ С САМОТЕСТИРОВАНИЕМ (57) Изобретение относится к импульсной технике, в частности к логическим устройствам, снабженным схемами встроенного контроля, и может применяться в устройствах управления движением поездов. Цель изобретения — повышение достоверности работы путем обнаружения отказов блоков памяти. Устройство содержит блок сравнения, датчик режимов, тактовый генератор, обрабатывающий и корректирующий блоки, каждый из которых содержит мультиплексор, . преобразователь кода, схему сравнения, сумматор по модулю два, блок памяти, дешифратор режима, коммутатор, счетчик а тактовых сигналов, дешифратор импульсов записи, элемент ИЛИ, три элемента И. 4 ил. контроля логического устройства; на фиг.4— временная диаграмма.

Устройство содержит обрабатывающий

1 и кррректирующий 2 блоки, объединенные входы которых являются входом устройства.

Выходы блоков 3 памяти обоих блоков 1 и 2

° подключены к первым входам блока 4 сравнения, вторые входы которого подключены к выходам преобразователей 5 кода обоих блоков 1 и 2. Выходы блока 3 памяти обрабатывающего блока 1 являются выходом устройства, а выход блока сравнения 4 является контрольным выходом устройства. Устройство содержит тактовый генератор 6 и в обоих блоках 1 и 2 счетчик 7 тактовых им3 1702376 4

40 пульсов и сумматор 8 по модулю два, первые входы которого подключены к выходам блока 3 памяти. Кроме того, устройство содержит датчик 9 режимов, а также в каждом из обрабатывающих 1 и корректирующих 2 блоков — мультиплексор 10, схему сравнения 11, дешифратор режима 12, коммутатор

13, блок 14 задержки, первый 15 и второй 16 элементы И, дешифратор импульсов записи

17, элемент ИЛИ 18 и третий элемент И 19.

Выход управления датчика режимов 9 в каждом из обрабатывающих 1 и корректирующих 2 блоков подключен к соответствующему входу управления мультиплексором 10, входу сброса счетчика 7 тактовых импульсов и первому входу управления дешифратора 12. Синхровход дешифратора 12 соединен с вторым входом второго 16 и первого 15 элементов И и выходом тактового генератора 6. Входы обрабатывающего 1 и корректирующего 2 блоков соединены соответственно в каждом блоке с первой группой входов мультиплексора 10; вторая группа входов которого подключена к выходам счетчика 7 тактовых импульсов и входам дешифратора 17 импульсов записи. Выход дешифратора 17 импульсов записи соединен с первым входом второго элемента И 16, выход которого через первый элемент ИЛИ 18 связан с входом синхронизации блока 3 памяти, а, второй вход элемента ИЛИ 18 каждого из

,блоков 1 и 2 подключен к выходу третьего элемента И 19, первый вход которого соединен с выходом записи в рабочем режиме датчика 9 режимов, а второй вход — с вторым выходом дешифратора 12.

Выходы мультиплексора 10 в каждом из блоков 1 и 2 соединены с входами преобразователя 5 кода, выходы которого соединены с вторыми входами сумматора 8, первыми входами схемы 11 сравнения и входами блока 14 задержки. Выходы блока

14 задержки подключены к первым входам коммутатора 13, вторые входы которого подключены к выходам сумматора 8. Выходы коммутатора 13 подключены также в обоих блоках 1 и 2 к информационным входам блока 3 памяти, выходы которого соединены с вторыми входами схемы сравнения 11, выход которой соединен с вторым входом дешифратора 12, первый выход которого соединен с управляющим входом коммутатора 13. Выход переполнения счетчика 7 тактовых импульсов соединен с первым входом первого элемента И 15, выход которого соединен с счетным входом счетчика тактовых сигналов.

Устройство работает следующим обраэом.

Информация поступает одновременно на входы обрабатывающего 1 и корректирующего 2 блоков, а результат ее обработки с выхода блока 3 памяти обрабатывающего блока 1 управляет устройствами железнодорожной автоматики, например локомотивным светофором. Сигнал управления является достоверным, если отсутствует сигнал ошибки на выходе блока 4 сравнения. Как обрабатывающий 1, так и корректирующий 2 блоки работа от в двух режимах— рабочем и контрольном. Эти режимы определяют датчик 9 режимов сигналом на своем выходе управления, обеспечивающем в рабочем режиме в каждом из блоков 1 и 2 поступление входной информации через первый вход мультиплексора 10 на его выход и соответственна на вход преобразователя кодов 5, Одновременно осуществляется во врат в нулевое состояние счетчика тактовых импульсов 7. Преобразователь 5 када выполняет функцию входного логического преобразователя для блока 3 памяти в структуре логичесокого устройства, реализуемого схемой обрабатывающего и корректирующего блоков. Запись входных сигналов, преобразованных преобразователем кода 5 в триггере блока 3 памяти осуществляется по фронту сигналов с выхода записи в рабочем режиме датчика

9 режимов. Запись осуществляется в блок

3 памяти через элемент ИЛИ 18, соединенный с входом синхронизации блока 3 памяти. Информация на информационные входы блока 3 памяти поступает с выхода преобразователя 5 кода через блок 14 задержки, коммутатор 13 в случае, если в рабочем режиме схема 11 сравнения фиксирует отличие информации на выходе преобразователя 5 кода и на выходе блока

3 памяти, В этом случае дешифратор 12 обеспечивает подключение к выходу коммутатора 13 его входа, связанного с выходом блока 14 задержки, Если в рабочем режиме не фиксируется отличие информации, звписанной в блок 3 памяти и вновь поступившей, то сигналом с второго выхода дешифратора 12 снимается единичный сигнал с входа третьего элемента И 19, что соответственно приводит к запрету появления на его выходе сигнала записи отдатчика

9 режимов, соединенного с вторым входом. третьего элемента И 19. Тем самым обеспечивается режим хранения информации в рабочем режиме.

В контрольном режиме начинает работать счетчик тактовых импульсов 7, цикл работы которого завершается по сигналу переполнения на его выходе, обеспечивающем прекращение поступления тактовых

1702376 сигналов от тактового генератора 6 через В контрольном режиме к формируемым второй элемент И 16 на счетный вход счет- сигналам предъявляются требования, как к чика тактовых импульсов 7, В контрольном контрольному тесту согласно табл.1 описарежиме на выходе мультиплексора 10 при- 5 ния, Контрольные сигналы получаются из сутствуют сигналы с его второго входа, свя- общего набора рабочих воздействий путем эанного с разрядами выходов счетчика 7 формирования записи в память только на тактовых импульсов. При этом обеспечива- комбинациях с выхода преобразователя 5, ется перебор всего набора входных сигна- содержащих одну единицу в кодовом наболов для преобразователя 5 кода и 10 ре. Их совокупность при полном переборе соответственно его тестирование с по- комбинаций, содержащихся в преобразовамощью блока 4 сравнения. На вторые вхо- теле кода 5 обеспечивает требуемый набор ды сумматора 8 поступают с. выхода тестовых сигналов. Таким образом, дешифпреобразователя 5 кода в контрольном ре- ратор 17 импульсов записи подает сигнал жиме тестовые сигналы, приведенные для 15 записи в память только на тех кодах из обчетырех разрядов блока 3 памяти в табл.1. щего числа на выходе преобра 5 о разователя та л. приведены состояния блока памя- кода, которые могут быть использованы в ти в моменты прохождения тактов B конт- качествеконтрольныхтестоввконтрольном рольном режиме. После завершения цикла режиме(см. временную диаграмму фиг.4). контроля информация на выходе блока 3 20 Из рассмотрения табл.5 для известно и амяти восстанавливается. Поскольку для схемы и табл.4 для предлагаемого устройстдля известнои тестирования блока 3 памяти используются ва это очевидно так ка, так как в предлагаемом не все кодовые комбинации с выхода счет- устройстве среди промежуточных тестовых чика тактовых импульсов 7, то выбор этих состояний блока памяти первой и второй комбинаций осуществляет дешифратор 17 25 групп разрядов есть инверсные рабочему импульсов записи, а их синхронизацию с состоянию. Кроме того, тесттестирзвания в тактовыми импульсами второй элементо И предлагаемом устройстве короче, чем в из16, выход которого через элемент ИЛИ 18 вестном. связан с входом синхронизации блока 3 па- Управление исполнительными ст т льными устрой30 ствами с периодической сменой рабочего и

Для сумматора 8, соединенного первым контрольного режима для систем железнов блок входом с выходом соответствующего разря- дорожной автоматики осуществляе с д ка 3 памяти, вторым входом с выхо- вестным стандартным способом — через дом преобразователя 5 кода, а выходом — с исполнительный элемент, имеющий замединформационным входом разряда блока 3 35 ление на ср=áàòûâàíèå и отпускание (элекпамяти обеспечивается выполнение в кон- тромагнитное ре ). Б р е реле). предлагаемом тольном режиме полного проверяющего те- устройстве длительность рабочих сигналов ста < 00,01,10 11 > т.. т.е. самоконтроль больше длительности контрольных, причем всех типов отказов. последние выбираются из условия, чтобы

Для более сложной структуры тестовых 40 сработавшее в рабочем режиме сигналов и и име реле не отв, приведеннои в табл.3, тестирова- пало в контрольном режиме и не сработало ние предлагаемого устройства по табл.4 ложноотконтрольногосигнала,еслидотого обеспечивается более достоверно, чем для в рабочем режиме режиме отсутствовал сигнал известного, взятого в качестве прототипа включения реле. (см. табл.5), так как контролируется расши- 45 Контроль отказов самого реле не требуренный класс неисправностей логических ется, так как они включаются по специальэлементов, а не только константа "0" и "1" ной технологи

I технологии с контактами уголь— как для известного. серебро и якорем отпадающим под действиПреобразователь 5 кода формирует ра- ем гравитации. бочие воздействия в рабочем режиме, исход Структура предлагаемого устройства из всех потенциально возможных комбина- 50 обеспечивает чивает полноту контроля отказов ций сигналов на его выходах, например: схемы за счет введения тес о

0000 т вых режимов и применения корректирующего блока 2, 0001 контр. сигнал ду лирующего обрабатывающий блок 1. До6ли у стоинством схемы является ее простота и

0010 контр. сигнал

0011 бо ие сигналы 55 возможность реализации на серийно вып— Раб ч

0100 контр. сигнал скаемых элементах высокой и средней стевыпу0101 пени интеграции (533 КП11, 533ИПЗ, 556РТ5, 533ИР16). Такая структура обеспечивает выполнение требования по контро1 00 контр. сигнал лю дефектов в наиболее ответственных

1702376 устройствах железнодорожной автоматики, обеспечивающих защиту от аварий, Повышение достоверности контроля отказов блока памяти в заявленном устройстве обеспечивается за счет значительного сокращения времени, в течение которого элемент блока памяти находится в статическом состоянии и вследствие этого снижение вероятности кратных отказов и сбоев. Если, обозначить интенсивность одиночных отка, зов и сбоев элементов памяти А, среднее время между сменой входных сигналов Т, а время одного такта тактового генератора т, То вероятность необнаружения отказов блока памяти в заявленном устройстве по сравнению с известным устройством снижается в

А Т Т

N= — =— раз 22 2

Принципиальные схемы и таблицы про.. жига для устройства локомотивной сигнализации подтверждают реализуемость и эффективность структуры устройства.

Формула изобретения

Устройство для передачи данных с самотестированием, содержащее два канала и блок сравнения, причем каждый канал содержит блок памяти, группы выходов блоков памяти обоих каналов соединены с первой и второй группами входов блока сравнения, выход которой является сигнальным выходом контроля устройства, выход первого блока памяти является информационным выходом устройства, о т ли ч а ю щ ее с я тем, что, с целью повышения достоверности работы. путем обнаружения отказов блоков памяти, устройство содержит тактовый генератор и датчик режимов, з каждый канал содержит мультиплексор, три элемента И, счетчик тактовых импульсов, дешифратор импульсов записи, элемент ИЛИ,. коммутатор, схему сравнения, блко задержки, сумматор по модулю два, дешифратор режима, преобразователь кода, причем в каждом канале группа информационных входов канала соединена с первой группой информационных входов мультиплексора, группа выходов которого соединена через преобразователь кода с первой группой входов схемы сравнения и

5 сумматора по модулю два и блока задержки, rpynna выходов которого соединена с первой группой информационных входов коммутатора, группа выходов которого соединена с группой информационных вхо1G дов блока памяти, группа выходов которого соединена с вторыми группами входов схемы сравнения и сумматора по модулю два, группа выходов которого соединена с второй группой информационных входов ком15 мутатора, первый выход датчика режимов соединен с первым информационным входом дешифратора режима, с входом управления мультиплексора и с входом сброса счетчика тактовых импульсов обоих кана2О лов, выход переполнения счетчика тактовых импульсов каждого канала соединен с первым входом первого элемента И, выход которого соединен с счетным входом счетчика тактовых импульсов, группа разрядных вы25 ходов которого соединена с второй группой информационных входов мультиплексора и с группой информационных входов дешифpampa импульсов записи, выход которого соединен с первым входом второго элемен30 та И, выход которого соединен с первым входом элемента ИЛ И, выход которого соединен с синхровходом блока памяти, второй выход датчика режима соединен с первыми входами третьих элементов И обоих кана35 лов, выход третьего элемента И в каждом канале соединен с вторым входом элемента

ИЛИ, выход тактового генератора соединен с вторыми входами первого и второго элементов И и синхровходом дешифратора ре40 жима, второй информационный вход которого соединен с выходом "Равно" схемы сравнения, первый и второй выходы дешифратора режима соединены соответственно с управляющим входом

45 коммутатора и с вторым входом третьего элемента И, 1702376

1702376

1702376

1702376

Раба чй озим

Квн прпяьныо

СЧЕЩЧ.

Веделя, имп.3ап.

Qua . 4

Составитель В.Шиянов

Редактор Е.Зубиетова Техред М.Моргентал Корректор А.Осауленко

Производственно-издательский комбинат "Патент", г; Ужгород, ул.Гагарина, 101

Заказ 4544 Тираж Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., 4/5